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1、华东交通大学学报12345839/3!∀#∃%&#∋()∗+,、#+#(∀,−∀+./!、+(0674::孔分支图在时序逻辑电路设计中的应用钱碧云;电气工程来<摘要首先以序列检832器为例3分析了时序逻辑电路的设计过程,指出求最简状态图是其主要困难之一并讨论了如何定义最简状态和利用分支图求出状态图的方法其次,讨论了使,用计算机辅助设计的可能性指出采用分支图法可以使计茸机求状态图的工作童3,由无穷高阶降低到二阶最后指出分支图法也适用于其他有输入信号的时序逻辑电路的设计3关键词分支===应用图时序逻辑电路设计分类号>8?≅54状态化
2、简的困难通常认为3时Α’一”序逻辑电路的设汁步骤如下34根据实际问题确定状态转换图或状态转换表=35进行状态化简=39进行状态分配=?3触发器选型,决定驱动方程和输出方程;若是异步时序逻辑电路的设计3还应选择各个触发器的时钟脉冲<=Β3检查能否自启动,若不能自启动,则应修改第93?步=Χ3画逻辑图33在确定状态转换表之后3关键就是状态化简这一步“≅≅4”Α“”、“”、“”以设+卜≅序列检测器为例当依次把两个电平一个4电平一个。电平输入到,3检测器的输出为“2”电平3在其他情况下检测器的输出为“。”电平序列检测器时?3,对于字长为的串行码的检
3、侧由历史上最后输入的三位代码决定其处于何状态可有Δ一Ε个状态;表3又可作出其状态转换表;表5<34<Α33收稿4:一一34:9Ε3日期:Β;<25;<钱碧云女年生副教授Α第9期钱碧云分支国在时序逻拜电路设计中的应用表2表5次态Φ输出3Η,ΦΔ。Γ。,。,2(‘状态Ιϑ≅才ϑ2Β≅‘≅≅≅∋。‘ΑΑ‘Φ≅Φ≅∋Α‘≅≅4∋Α‘ΒΑ’ΑΑΦ4Φ≅Β5‘≅4≅Β3‘ΑΑ’Φ≅Φ≅Β9‘≅44ΑΑ∋≅,,‘“ΦΦ≅,’∋4≅≅∋。’≅ΒΑ‘ΦΦ≅∋Α‘4≅4∋Α’Β9‘ΑΑΦ≅Φ,。’44≅Β3‘Α,‘Φ≅Φ≅∋,‘444∋了,,‘ΑΑ“。Φ为了使
4、检测器具有更简单的电路结构3必须对表3545进行化简表的蕴涵表如图所示;参见文献〔9」<3ΙΒ≅尸ΙΒ一ΒΒΒ≅4Β‘ΚΙ「公、,‘、,‘,,,ΛΜΟ4一十2一2十2。∃Ν/∋‘∃Ι2‘∃Β≅Β⋯Β5瓜Β5Λ匀万4Β,,3‘3‘胜!,鬓鱿一2Β‘ΙΜ丫∋,ΒΒΜ勺一匀63扑鬓6,6,ΒΒ万,4Β万,Β≅万2万5寸图2组涵表53、Α‘3分析表Γ一且Ι一。时的输出为4而其他状Ι态的输出皆为≅3因此,,‘肯定和其余七个状态皆不等价ΙΙ3;效<3所,“”以在蕴涵表中的有关七个单元中应填入Ι号;、3、‘3、=‘、;、Α’,、。‘<、;、、’,、Π‘<ΙΙ
5、Ι单元<中的两个状态在输入一了Ι一ΙΡΙ3相同时转换到相同的状态3月Η输出相同,因此3在这几ΙΙΙ2丫Ι3“”个单元应填Π号其余单元不能立即判断是否等价;效<,可3上半部填Ι,Θ≅ΙΙ丫ΡΡΙ先将下一状态填入时的下一状Λ333Α态下半部填Ι二2时的下一状态再继续观察若当前ΙΙΙ丫⋯ΛΡ了Ι状态的下一状态是不等价的3则这些当前状态的单元中均3应填“”=入Ι号若下一状态是等价的则这些状态的单元图5简化后的蕴含表3“”,中应填入丫号依此原则可得到化简后的蕴涵表如图华东文通大学学报4::Β年5所示3,,,‘,,,,,,·Α∋。‘Α=‘Β5,。‘∋Α’∋
6、、’Β9‘ΒΠ‘∋、’,∋,’由图5可写出所有的等价状态对为;<;<;<;<;<ΑΑ9‘,,Β’,Α,‘,Β5‘,Α。‘,、。’,Α=!3∋Α‘,从而可求出检测器的四个最大等价类;<;<;<;<分别命名为,,,,33∋。ΑΑΑΑΑ9得到9最小化状态表如表9所示最简状态转换图如图所示表9一尸、一甘一勿匀了−一、尸一∀卜才’!∀#∃’建丫%、、&∋一∋∋匀(,)匀&(#义。匆)#&匆敬&∗+&匆(#八匆)图+最简状态转换图,,%由上可见一是繁,二是易发生错误对于,当利用蕴涵表化简时位序列检测器增加%,,,。,∋&的,时其工作量
7、呈指数关系上升如当&时求次态和比较的次数超过∋&因此即使是利用电子计算机来做这一工作,也颇为困难%−跳过状态化简后的困难如果在定义时,,,序逻辑电路的状态时使用的状态数恰如其份则在设计过程中化简这一步是可以跳过的%仍以设计“。&∋&”序列检测器为表0例%状态我们定义未输入任何有效代码的状态为状态(。,./,已输入且仅输入一位有效代码的状态为状态,..已输入且仅输入两位有效代码的状态为状态已%.+输入三位有效代码的状态为状态各个状态已输入的有效代码见表0所示%我们可对当前时刻最后输入的三位代码的各,,种可能组合与表0中的代码自下而上逐一比较判断其
8、属于何状态,得到表∗%,(。,(.,∗−,∗+由表∗可归纳出集合,。,,一2““‘“‘“‘”1,’∋一2。‘。“&”12#5,’−一‘&&&‘&&”⋯
