六进制计数器

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1、六进制计数器一．目的和意义：意义：通过课程设计锻炼动手能力和思维能力。培养自学能力和阅读理解力。目的：增强对所学知识的认识，加深电路的理解，使所学知识形成一个串联网巩固知新。扩展知识面。使自己对所学知识有一个总括的把握。二．设计要求及分析：1要求：设计一个六进制计数器2分析可知：1）输入必需是二进制数。2）用555定时器来产生1HZ的信号脉冲，作为CP的输入信号。3）通过48译码器把从芯片74LS161过来的信号转化为七段数码管的显示。4）使数码管从0—5循环显示。三．方案的可行性论证。脉冲产控制译码译码生信号电路电路显示四．工作原理：1．用555定时器

2、产生1HZ的脉冲信号作为CP的输入。1）555定时器的介绍555定时器是目前应用最多的一种时基电路，电路功能灵活，使用范围广，只要在外部配上几个阻容元件，就可以构成单稳、多谐和施密特电路。因而在定时、检测、控制、报警等方面都有广泛的应用。典型的TTL定时器有5G555、CMOS定时器有CC7555、CC7556（双定时）。下面以CMOS产品CC7555为例进行分析。555定时器的电路内部结构及工作原理图中为CC7555定时器内部结构的简化原理图。它包括两个电压比较器C1和C2、一个RS触发器、一个放大管V、三个5k电阻构成的分压电路和由两个反相器构成的输

3、出缓冲级。R为触发器的直接复位端。定时器锝工作主要取决于比较器，比较器的输出控制RS触发器和放电管V的状态。8当加上电源Vdd后，比较器C1的反相输入端即控制端（CO）的电压为2Vdd/3；比较器C2的同向输入端电压为Vdd/3。当阀值输入端（TH）即比较器C1的同向输入端相位高与2Vdd/3时，比较器C1输出高电平，使RS触发器置0，输出Q=0，而Q/=1使放电管V导通。当触发输入端（/TR）即比较器C2的相反输入端电位低于Vdd/3时，比较器C2输出高电平，使RS触发器置1，输出Q=1，而/Q=0使放电管V截止。当阀值输入端TH电位低于2Vdd/3，

4、触发输入端/TR电位高于Vdd/3时，比较器C1、输出均为0，即R、S端均为0，输出维持不变。如果在控制端（CO端）外加一控制电压，可改变电路的阀值输入电压和触发输入电压。555定时器的功能如表所示。表1-3555定时器功能表输入输出THTR（非）R（非）OUT开关V×>2/3Vdd<2/3Vdd<2/3Vdd×>1/3Vdd>1/3Vdd<1/3Vdd011100原状态1接通接通原状态断开2）在此电路中是用555定时器构成占空比可调的多谐振荡器，要输出1HZ的信号脉冲，就得使占空比q=50%，就得采用如图1-2所示的改进电路。因为在电容的充电于放电过程

5、中R2上的电压极性相反，所以利用二极管的单向导电性使电容冲放电时间为不同得数值。设R1=R2=10K，滑动变阻器Rw=20K，调节滑动变阻器使得Rw1=Rw2，使输出的脉冲信号为1HZ，求电容C1的值。解：由要求可知周期T=1S由公式T=T1+T2=0.7（R1+Rw1+R2+Rw2）C1可得C1=T/0.7（R1+Rw1+R2+Rw2）=36uF电容充电时二极管VD1导通、VD2截止，充电时间为T1=（R1+Rw1）C1ln2≈0.7（R1+Rw1）C1=0.5S而电容放电时VD1截止、VD2导通，放电时间为T2=(R2+Rw2)C1ln2≈0.7(R

6、2+Rw2)C1=0.5S此时就输出占空比q=50%的1HZ信号脉冲。8图1-22．用74LS161来控制六进制输出1）161系列计数器简介同步四位二进制计数器74LS161的介绍161是可预置、可保持同步的四位二进制加法计数器。161有TTL系列中的54/74161、54/74LS161和54/74/F161以及CMOS系列中的54/74HC161、54/74HCT161等。图中是161的外引脚排列图。表中是161的逻辑功能表。其逻辑功能是（1）清0当清0端Rd=0时，使计数器清0，即使QaQbQcQd=0000。置数当预置端Ld=0，而Rd=1时，在

7、置数输入端A、B、C和D预置某个外加数。（2）当CP上升沿到达时，可将数据A、B、C、D送到相应触发器输入端，使QaQbQcQd=ABCD，完成置数功能。（3）计数当Rd=Ld=Ep=Et=1时，输入计数脉冲CP，电路状态二进制自然序依次递增1，直到QdQcQbQa=1111时，进位输出端RCO输出高电平进位信号RCO=1。（4）保持当Rd=Ld=1，同时使能端Ep或Et中有一个为0时，无论有计数脉冲CP8送入，计数器状态均不会发生变化。利用一片161和一个非门，就可以构成N〈=16的任意进制计数器，利用多片161可以在不增加外部器件的条件下，构成同步多

8、级二进制计数器。表1-2同步四位计数器74LS161功能表输入输出CPRd非Ld