EDA课程设计硬件电子琴

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1、硬件电子琴硬件电子琴1实验目的（1）学习利用蜂鸣器和按键设计硬件电子琴。（2）学习并掌握QUARTUSⅡ软件开发系统的基本操作。（3）掌握硬件电子琴从软件设计到编程下载的各个步骤。（4）利用数控分频器设计硬件电子琴的实验并掌握设计思想。2设计要求（1）按下KEY1~KEY7分别表示中音的DOREMEFA,SOL,LA,SI.（2）按住KEY8同时按KEY1~KEY7分别表示高音的DOREMEFA,SOL,LA,SI（3）按下相应的键有对应LED灯指示其他要求：1．晶振为12MHz2.采用CPLD器件为ALTERA的EPM7064SL-443实验内容和原理采用复

2、杂可编程逻辑器件（CPLD）制作，利用EDA软件中的VHDL硬件描述语言编程进行控制，然后烧制实现.采用CPLD来设计的原理图如图1.1所示.它由控制输入电路、CPLD、显示电路和扬声器电路组成。显示电路CPLD控制输入电路扬声电路图1.1采用FPGA设计的电子琴原理方框图控制输入电路主要是为用户设计的,起到一个输入控制的作用.CPLD是复杂可编程逻辑器件,也是本设计方案的核心内容,它是实现电子琴运作的主要控制模块.由设计者把编好的VHDL程序烧制到复杂可编程逻辑器件CPLD中,然后通过控制输入电路把乐谱输入到CPLD,产生不同的频率驱动扬声器,发出不同的乐谱

3、.同时也把发出的乐谱符号通过显示器输出.乐曲演奏的原理：由于组成乐曲的每个音符的频率值（音调）及其持续时间（音长）是乐曲演奏的2个基本数据，因此需要控制输出到扬声器的激励信号的频率高低和该频率信号持续的时间。频率的高低决定了音调的高低，而乐曲的简谱与各音名的频率对应关系如图2所示。所有不同频率的信号都是从同一基准频率分频而得来的，由于音阶频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数进行四舍五入取整，基准频率和分频系数应综合考虑加以选择，从而保证音乐不会走调。如在48MHz时钟下，中音1（对应的频率值为44硬件电子琴523.3HZ）的分频系数

4、应该为：48000000/（2*523.3）=0xb327.这样只需对系统时钟进行45863次分频即可得所要的中音1.至于其他的音符，同样可由一式求出对应的分频分数，这样利用程序可以很轻松得到相应的乐声。图2简谱中的音名与频率的关系音名频率/hz音名频率/hz音名频率/hz低音1261.6中音1523.3高音11045.5低音2293.7中音2587.3高音21174.7低音3329.6中音3659.3高音31318.5低音4349.2中音4698.5高音41396.9低音5329中音5784高音51568低音6440中音6880高音61760低音7493.9

5、中音7987.8高音71975.5系统软件总体设计如下：是扫描键盘阵显示按键否延时启动定时器根据keyNo。发音停止播放有键按下发送扫描码模块初始化开始结束4实验步骤44硬件电子琴（1）在QuartusII中建立一个工程项目文件beep1.qpf，并在该项目下新建verilogHDL源程序文件beep1.v输入程序代码并保存。完整的verilogHDL程序参考程序清单。（2）选择目标器件并对相应的引脚进行锁定，在这里所选择的器件为altera公司cyclone系列的EP1C6Q240C8芯片，引脚锁定方法如图所示。将未使用的管脚设置为三态输入。引脚锁定方法信号

6、引脚信号引脚1C61C12EDA1C61C12EDALed[0]505050Key[0]121121121Led[1]535353Key[1]122122122Led[2]545454Key[2]123123123Led[3]555555Key[3]124124124Led[4]176176176Key[4]143143143Led[5]474747Key[5]141141141Led[6]484848Key[6]158158158Led[7]494949Key[7]156156156beep175175175clk282828(3)对该工程进行全程编译处理，

7、若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。（4）最后拿出跳线短接帽接到JP7和JP6的LED0-LED7，KEY1-KEY8和BEEP.拿出alterbyteblasterii下载电缆，并将此电缆的两端分别接到PC机打印机并口和quicksopc核心板上的JTAG下载口上，打开电源，执行下载命令，把程序下载到CPLD器件中。现在按下键KEY1-KEY8就可以开始使用电子琴演奏音乐了。程序清单：Modulebeep1(clk,key,beep,led);Inputclk;Input[7:0]key;Outputbeep;Output[7:0]l

8、ed;Regbeep_r;Reg[15