PWM信号发生器的设计

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1、EDA技术及应用实验报告姓名:XXX班级:XXX学号:XXXX-8-湖南工业大学科技学院实验/上机报告课程名称:EDA技术及应用专业:电气工程及其自动化成绩:指导教师:XXXX姓名:XXX日期:2013/10/16项目序号:实验二学号:XXXX时间:星期三项目名称:PWM信号发生器的设计组号:地点:XXXXX一、实验目的1、掌握序列发生器和检测器的工作原理;2、初步学会用状态机进行数字系统设计。二、实验环境QuartusII7.0开发系统三、实验内容用状态机设计实现串序列检测器设计,可以用原理图输入法设计序列信号发生器,要求产生序列:0111010011011010;再进行

2、检测设计,若检测到序列:11010则输出为“1”,否则输出为“0”。并对其进行仿真和硬件测试。四、实验过程本实验可以分为两部分来设计。第一步设计序列信号发生器,在这里可以采用模16的计数器74LS161来产生模16的计数,并由它的4位输出可以产生16种状态,由此可以用来设计序列产生器,也可以采用状态机产生序列,本实验用状态机产生序列。第二步设计序列检测器,这里用状态机设计,如果为真输出1,为假输出为0;第三步设计串行转并行输出,将序列并行输出在LED管上显示。第四步是设计一个计数脉冲,记录出现所需要的序列的次数。第五步是将所有模块连接起来,构成一个完整的序列发生和检测设计器

3、。实验代码:1、序列发生器libraryieee;useieee.std_logic_1164.all;-8-entityxulie_produceis—序列产生电路port(clk,reset:instd_logic;comb_outputs:outstd_logic);--序列输出endxulie_produce;architecturebehavofxulie_produceistypefsm_stis(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15);--状态设计signalcurrent_state,ne

4、xt_state:fsm_st;beginreg:process(reset,clk)—主控时序进程beginifreset='1'thencurrent_state<=s0;elsifclk='1'andclk'eventthencurrent_state<=next_state;endif;endprocess;com:process(current_state)—主控组合进程begincasecurrent_stateiswhens0=>comb_outputs<='0';next_state<=s1;whens1=>comb_outputs<='1';next_st

5、ate<=s2;whens2=>comb_outputs<='1';next_state<=s3;whens3=>comb_outputs<='1';next_state<=s4;whens4=>comb_outputs<='0';next_state<=s5;whens5=>comb_outputs<='1';next_state<=s6;whens6=>comb_outputs<='0';next_state<=s7;whens7=>comb_outputs<='0';next_state<=s8;whens8=>comb_outputs<='1';next_state

6、<=s9;whens9=>comb_outputs<='1';next_state<=s10;whens10=>comb_outputs<='0';next_state<=s11;whens11=>comb_outputs<='1';next_state<=s12;whens12=>comb_outputs<='1';next_state<=s13;whens13=>comb_outputs<='0';next_state<=s14;whens14=>comb_outputs<='1';next_state<=s15;-8-whens15=>comb_outputs<='0

7、';next_state<=s0;endcase;endprocess;endbehav;2、序列检测器libraryieee;useieee.std_logic_1164.all;entitys_machineis—序列检测电路port(clk,reset:instd_logic;state_inputs:instd_logic;--状态转移控制comb_outputs:outstd_logic);检测结果输出ends_machine;architecturebehavofs_machineistypefsm_s

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