通信集成总复习

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1、一、FPGA/CPLD简介：1、概念：FPGA（现场可编程逻辑器件）CPLD（复杂可编程逻辑器件）2、FPGA主要资源：（1）可编程逻辑单元：器件可实现数字电路的规模。（2）管脚数目（3）内部RAM数：可用的RAM资源实现可用的存储器。（4）IP核（复杂的IP在某些器件不能实现）：是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，课移植到不同的半导体工艺中去生产集成电路芯片。（5）布线资源：可以连接不同的硬件单元，根据用途不同，布线资源的工艺、速度、驱动能力都不同。包括：全局时钟布线资源；速度快、抖动延时小的长线资源。3、设计流程（Quartus中）：（1）

2、电路设计与输入（2）功能仿真（3）综合优化（4）综合后仿真（5）实现与布局布线（6）时序仿真和验证（7）调试与加载配置4、FPGA/CPLD比较（性能与适用范围）：FPGA规模大，逻辑复杂度高，实现复杂设计，成本高。项目FPGACPLD保密性一般保密性差好适用范围复杂时序功能简单逻辑功能二、同步状态机：1、概念：（有限状态机FSM）是一个有向图形，由一组节点和一组相应的转移函数组成，通过响应一系列事件而“运行”。具体采取的操作不仅取决于接收的事件，还取决于各事件的相对发生顺序。2、分类：①Moore状态机：输出只和状态有关，与输入无关。②Mealy状态机：输出不仅和状态有关而

3、且和输入有关。3、结构：组合与时序逻辑的组合：l寄存器用于存储状态；l组合电路用于状态译码和产生输出信号；l状态机的下一个状态和输入信号、当钱状态有关。4、设计：（三段式）5、抽象出状态转移图：三、数字电路设计中的基本概念：1、建立时间：指在触发器的时钟信号上升沿到来前，数据稳定不变的时间。决定了触发器之间的组合逻辑的最大延迟。保持时间：指在触发器的时钟上升沿到来后，数据稳定不变的时间。决定了……最小延迟。Ø对基本函数模型推导分析——与时钟周期间定量关系（PPT例题）2、毛刺：（只会在时序仿真时出现）Ø产生原因：信号在FPGA中通过连线和逻辑单元时，有一定延时，高低电平转换也

4、有延时。多路信号电平值发生变化时，组合逻辑的输出有先后并不同时变化，会出现一些不正确的尖峰信号，即为毛刺。Ø过滤处理：采用D触发器，将异步转换为同步电路。1、复位、置位：四、FPGA基本设计原则：1、概念：（1）面积：指一个设计所消耗FPGA/CPLD的逻辑资源数量，由器件携带可编程单元数目决定。对于FPGA可用所消耗的触发器（FF）和查找表（LUT）来衡量，对于CPLD常用宏单元（MC）衡量。也常用设计所占用的等价逻辑门数来衡量设计所消耗FPGA/CPLD的逻辑资源数量。（2）速度：指设计在芯片上稳定运行时所能达到的最高频率，这个频率由设计的时序状况决定。制约速度的瓶颈：2

5、、基本原则：（1）面积与速度的平衡互换原则：两者对立统一，冲突时速度优先。时序余量比较大，运行频率高，意味着设计的健壮性更强，整个系统质量更有保证；设计消耗面积更小，则在单位芯片上实现的功能模块更多，需要芯片数越少，成本降低。（2）硬件原则：硬件系统中各个单元的运算独立，信号流并行。系统行为建模方式：系统级、算法级、寄存器传输级（RTL）、逻辑级、门级、电路开关级。（3）系统原则；（4）同步设计原则。五、思想方法一：1、乒乓操作：应用于数据流控制。常用于流水线式算法，完成数据的无缝缓冲与处理。（1）基本原理（处理流程？）：（2）设计方法：（3）特点：l通过“输入数据流选择单元

6、”和“输出数据流选择单元”按节拍、互相配合的切换，将经过缓冲的数据流没有时间停顿的送到“数据流运算处理模块”，被运算与处理。l可以节约缓冲区空间。l可以达到用低速模块处理高速数据流的效果。2、流水线操作：指一种处理流程和顺序操作的设计思想。（1）基本原理：如果某个设计的处理流程分为若干步骤，而且整体数据处理是“单流向”的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以考虑采用流水线设计方法提高系统的工作频率。（2）设计方法：关键在整个设计时序的合理安排、前后级借口间数据流速的匹配。需统筹考虑各个操作步骤间的数据流量。之所以频率高，是因为复制了处理模块。l若

7、前级操作时间=后级：前级输出直接汇入后级输入。l前级时间<后级：对前级输出适当缓存，再汇入后级，还需注意数据速率的匹配，防止后级数据溢出。l前级>后级：需通过逻辑复制、串并转换等将数据流分流，或者在前级对数据采用存储、后处理方式，否则会造成与后级处理节拍不匹配。（3）特点与要求：数据流在各个步骤的处理，从时间上看连续，若将每个操作步骤简化假设为通过一个D触发器（就是用寄存器打一个节拍），那么流水线操作就类似于一个移位寄存器组，数据流一次流经D触发器，完成每个步骤的操作。3、资源共享：（1）基本原理：将一