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1、湖北大学物电学院EDA课程设计报告（论文）题目：多功能数字钟设计专业班级:14微电子科学与工程姓名：黄山时间：2016年12月20日指导教师：万美琳卢仕完成日期：2015年12月20日18多功能数字钟设计任务书1．设计目的与要求了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解2．设计内容1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开；2，能用按键调时调分；3，能整点报时，到达整点时，蜂鸣器响一秒；4，拓展功能：秒表，闹钟，闹钟可调3．编写设计报告写出设计的全过程，附上有关资料和
2、图纸，有心得体会。4．答辩在规定时间内，完成叙述并回答问题。18目录（四号仿宋_GB2312加粗居中）（空一行）1引言………………………………………………………………………………12总体设计方案……………………………………………………………………12.1设计思路………………………………………………………………………12.2总体设计框图……………………………………………………………23设计原理分析………………………………………………………………33.1分频器…………………………………………………………………………43.2计时器和时间调节…
3、….……………………………………………………43.3秒表模块…………………………………………………………………………53.4状态机模块…………………………………………………………………63.5数码管显示模块…………………………………………………………………73.6顶层模块……………………………………………………………83.7管脚绑定和顶层原理图…………………………………………………………94总结与体会……………………………………………………………………1118多功能电子表摘要:本EDA课程主要利用QuartusII软件Verilog语言
4、的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能关键词:Verilog语言，多功能数字钟，数码管显示；1引言QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易
5、修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然2总体设计方案2.1设计思路根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用蜂鸣器计时器2.2总体设计框图分频器数码管状态机晶振秒表3设计原理分析3.1分频器分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块moduleoclk(CLK,oclk,rst,clk_10,clk_100);
6、inputCLK,rst;outputoclk,clk_10,clk_100;18reg[32:0]cnt,cnt1,cnt2;regoclk,clk_10,clk_100;always@(posedgeCLKornegedgerst)beginif(!rst)begincnt<=0;oclk<=0;endelseif(cnt<10000-1)cnt<=cnt+1;elsebegincnt<=0;oclk=~oclk;endendalways@(posedgeCLKornegedgerst)beginif(!rst)begincnt1<
7、=0;clk_10<=0;endelseif(cnt1<=10000000-1)cnt1<=cnt1+1;elsebegincnt1<=0;clk_10<=~clk_10;endend18always@(posedgeCLKornegedgerst)beginif(!rst)begincnt2<=0;clk_100<=0;endelseif(cnt2<100000-1)cnt2<=cnt2+1;elsebegincnt2<=0;clk_100=~clk_100;endendendmodule3.2计时器和时间调节计时模块：检测posed
8、geclk_10并进行计数，同时能调时调分，最后是整点报时部分modulecni(clk_10,rst,tiaoshi,tiaofen,ge,shi,bai,qian,wan,shiwan,bee);inp
