第8章 CMOS基本逻辑单元

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1、8.2CMOS逻辑结构第8章CMOS基本逻辑单元静态CMOS逻辑门电路8.2.1CMOS互补逻辑8.2CMOS逻辑结构CMOS基本门电路8.3级联级的负载(1)基本的CMOS与非门、或非门8.4影响门的电气和物理结构设计的因素反相器与非门8.5各种逻辑类型的比较8.6传输门逻辑8.7RS触发器Z=A⋅B+(D+E)⋅C8.8时钟脉冲控制触发器或非门8.9D触发器8.10施密特触发器图8.11CMOS互补逻辑图CMOS与非门和或非门综合逻辑门123CMOS与非门、或非门的不同表示符号CMOS与非门的分析NAND2logiccircuit.CMOS与

2、非门：P并N串CMOS或非门：P串N并456Simplificationoftheseries-connectedNAND2VTCanalysis.LayoutofNAND2forVMcalculation.nFETs.7891N个输入端时，当N－1输入端维持1，仅使用另一输入端作开关转换时注意：•串联方式工作时，相当于沟道长度增长，MOS管宽长比为V+V+Vβ/n*DDTPTN0V=V=为使p、n管匹配，需增大串联管的W/L比——输入端一般NLM11+β/n0不超过4个。•并联方式工作时，等效为沟道宽度增大。当所有输入端都从0变为1时，获得高电

3、平噪声容限•有衬底偏置效应存在。则：（设K为单个最小尺寸MOS管的K值）2*VDD+VTP+VTNβ0/n*对于与非门Vn=,VNHM=VDD−Vn21+β/n0PMOS并联→Kp=n⋅K⎫⎪Kn1K⎬⇒β=K=n2β0（n≥2）NMOS串联→Kn=⎪pn⎭⇒转换电平V*向V移动→V↓。Simplificationofparallel-connectedDDNMHMpFETs.101112CMOS或非门的分析对于或非门K⎫PMOS串联→Kp=⎪Kn2n⎬⇒β==nβ0（n≥2）KNMOS并联→K=n⋅K⎪pn⎭⇒转换电平V*向V移动→V↓。SSN

4、MLM∴基本CMOS门电路噪容仅能保证在20%V。DDN个输入端时，当N－1输入端维持0，仅使用另一输入端作开关转换时*VDD+VTP+VTNnβ0*V=,V=V−V1NHMDD11+nβ0当N输入端都1变为0时，获得低电平噪声容限V+V+Vnβ*DDTPTN0VNLM=Vn=NOR2VTCconstruction.1+nβ0131415按最佳噪容要求，无论是与非门还是或非门，最佳噪容条件为•(2)带缓冲级的CMOS门电路带缓冲级的CMOS门电路V*1与Vn*对称与VDD/2,如果VTN＝－VTP•由基本线路构成的CMOS门电路存在为了稳定输出高

5、低电平，可在输入输出端分别加倒相器作即**缓冲级。下图所示为带缓冲级的二输入端与非门电路。V+V=V1nDD噪容低，输出波形不对称，CMOS门电路β=β/β=n3/2的扇出能力低的缺点，通常以加缓冲器来可求得CMOS与非门的最佳噪声容限设计0np解决：−3/2对于或非门β0=βn/βp=n•输入端加倒相器。•输出端加倒相器。如对一两输入或非门，β0≈1/3。又因为μN≈2.5μP，所以求得（W/L）=8（W/L）•输入、输出端均加倒相器。PN。不利于节省版图，所以CMOS电路往往采用与非门电路而不采用•加缓冲器要遵循保持原门电路逻辑功能不Y=A+

6、B=A⋅B或非门电路。变的原则。带缓冲级的CMOS与非门电路CMOS集成门的输出缓冲级：输出特性与倒相器相同1617182下图所示为带缓冲级的二输入端或非门电路。缓冲级给门电路带来的性能上的改善：静态CMOS逻辑门电路•门电路驱动能力取决于倒相器特性，与各输静态CMOS逻辑门具有以下特点入端所处逻辑状态无关。•转移特性得到改善，转换区域变窄，噪容提高。•输出电平由“0”→“1”，和“1”→“0”跳变时间近似相等，波形趋于对称。但另一方面，加入缓冲级，使V→V传送Y=A⋅B=A+Bi0过程中经过了3、4级延迟，使延迟时间↑，因此带缓冲级的CMOS或

7、非门电路多用于高噪声干扰低速系统。192021CMOS与非门或非门设计1.减小面积所有管子取相同尺寸2.使NMOS管和PMOS管有相同的导电因子3.取串联管子增大n倍的设计4.全对称设计KNeff=KPeff222324CMOS组合逻辑电路设计类似的或与非门的设计实现不带非的组合逻辑与或非门的设计2526273实现8个变量“与”的三种方案异或/同或逻辑异或电路的实现2829308.2.2CMOS变型电路（伪NMOS逻辑）用与或非门实现“异或”“同或”功能n个输入端的与非门、或非门CMOS电路需2n个MOS管，而相应的NMOS电路只需(n+1)个M

8、OS管。因此，模仿NMOS电路的这一特点，对CMOS电路加以改进，将PMOS负载管栅接地V，即可得到类似SS于耗尽型NMOS的特性。应注