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1、集成电路设计综合技术SynthesisTechnologyforICDesign任课教师：周莉联系电话：13006592410E-mail：zhou_li@sdu.edu.cnQQ:1257109456教学目标熟练掌握Verilog语法与RTL设计方法熟练掌握综合的基本概念熟练掌握时序基本概念熟练掌握时序的分析方法熟练掌握综合工具熟练分析综合结果2参考书目《AdvancedDigitalDesignwiththeVerilogHDL》MichachelD.Ciletti（《VerilogHDL高级数字
2、系统设计》）电子工业出版社《VerilogHDLAGuidetoDigitalDesignandSynthesis》SamirPalnitakar（《VerilogHDL数字设计与综合》）电子工业出版社《VerilogHDLSynthesis》J.Bhasker（《VerilogHDL综合实用教程》）清华大学出版社www.verilog.orgwww.google.com3Verilog语言主要内容目的：通过具体实例讲解Verilog的语法，快速掌握Verilog的语法与结构内容：Verilog概述V
3、erilogHDL结构Verilog语法与实例5Verilog概述Verilog是在C语言的基础上发展起来的一种硬件描述语言由GatewayAutomation于1983年首创，并于1995年成为IEEE标准，即IEEEstandard1364支持不同抽象层次的精确描述以及混合模拟，如行为级、RTL级、开关级等设计、测试、模拟所用的语法都相同6Verilog概述较高层次的描述与具体工艺无关提供了类似C语言的高级程序语句，如if-else，for,while,break,case，loop以及int等数
4、据类型提供了算术、逻辑、位操作等运算符包含完整的组合逻辑元件，如and、or、xor等，无需自行定义支持元件门级延时和元件门级驱动强度(nmos,pmos)7Verilog概述与C语言的联系与区别项目CVerilog执行顺序顺序执行并行执行时序概念无延迟存在延迟语法限制灵活完善限制严格，需要有数字电路的知识8Verilog概述抽象层次系统级：C等高级语言描述行为级：模块的功能描述RTL级：寄存器与组合电路的合成逻辑门级：基本逻辑门的组合（and,or,nand）开关级：晶体管开关的组合(nmos,pm
5、os)9Verilog概述Verilog语言的描述风格行为描述只对系统行为与功能进行描述，不涉及时序电路实现，是一种高级语言描述的方法，有很强的通用性结构型描述描述实体连接的结构形式，通过实例描述，将verilog已定义的基本实例嵌入到语言中数据流型描述通过assign连续赋值实现组合逻辑功能的描述描述复杂度10VerilogHDL结构VerilogHDL是由module模块组成，模块定义关键词module开始，到关键词endmodule结束每条Verilog语句以分号“；”作为结束（块语句、编译向导
6、、endmodule等除外）modulemodule_name(Port_list);端口声明；数据类型声明；电路描述；endmodule例：上升沿D触发器moduledff_pos(data,clk,q);inputdata,clk;//端口声明outputq;//端口声明regq;//数据类型声明always@(posedgeclk)q<=data;//电路描述endmodule11Verilog语法与实例/*2-to-1multiplexer；out=awhensel=0；out=bwhense
7、l=1；*/moduleMUX_2（out,a,b,sel）；outputout；inputa,b,sel；//netlistINVmy_inv（sel_n,sel）；AND2X2and1（a1,a,sel_n）;AND2X2and2（b1,b,sel）；OR2X2my_or（out,a1,b1）；endmodule12Verilog语法与实例数字表示：整数：+/-<位宽>‘<基数符号><数值><位宽>：指定整数的大小，以bit为单位。<基数符号>：指定整数的基数.b（binary）二进制；o（oct
8、al）八进制；d（decimal）十进制；h（hex－adecimal）十六进制。<数值>:指定整数的值。13整数:17//位宽,基数符号不写会采用default值(32bit十进制)8’d32//8-bit十进制值为328’h128’h1A8’b0001_1100/*”_”无特別意义，只是为了方便二进制数易读*/8’o3732’bx//”x”表unknown实数：7.21.8e-4//1.8*10-49.5E614Verilog语法与实例取名规则标识符
