数字电路的时序问题

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1、第九讲数字电路时序问题电子科学与技术系shizaifeng@tju.edu.cn一、概述——时钟技术由于日益增大的芯片尺寸和不断提高的时钟频率，时钟分布已成为主要的设计问题，这些问题可以通过避免运用全局时钟以及运用自定时方式设计电路来加以克服。如果到了设计过程的最后阶段才考虑时钟布线，此时大多数的芯片版图已成定局，很难合理分布时钟网络。而且还会造成多个时序约束，从而影响最终的电路性能和工作。在一个复杂电路的设计中，应在设计的早期阶段就考虑时钟的分布，因为时钟分布会影响到芯片的平面布置。天津大学·《大规模集成电路设计》课件shizaifeng@

2、tju.edu.cn一、概述——解决各信号延时不确定性1.采用同步系统：即产生时钟信号（clocking），用以协调把数据写入存储元件的时间（周期地保持住所有的信号,使这些信号的延时人为地相同，使电路能按预先确定的次序正确执行）解决办法2.采用异步系统：完全避免时钟self-timing:保持住所有信号直至最慢的信号到来．这是一种局部解决时序问题的方法由于需要把各信号按时一起处理,必须解决各信号延时不确定性的问题天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn二、数字系统的时序分类根据信号与本地时钟的关系来分：同

3、步互连1中等同步互连2近似同步互连3异步互连4天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn二、时序分类——同步互连天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn二、时序分类——中等同步互连天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn二、时序分类——近似同步互连天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn二、时序分类——异步互连天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn三、同步

4、设计——同步时序原理天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn例题：计算传播延时和污染延时（课本p364）由于存在虚假路径，组合逻辑最坏情况的传播延时不能简单地通过相加各个逻辑门的传播延时来计算。关键路径很大程度上取决于电路的拓扑结构和数据的相关性天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn三、同步设计——时钟的不确定性来源天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn时钟的不确定性的影响分类由于工艺和环境的变化,以及连线耦合等因素的影响,时

5、钟信号会在空间和时间上发生偏差,这会导致电路性能下降或电路出错偏差空间上两个不同点处时序上等同的两个时钟沿在到达时间上的差别成为始终偏差抖动空间上同一个点处时钟周期随时间的变化。抖动是一个平均值为零的随机变量天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn时钟偏差天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn正时钟偏差与负时钟偏差天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn正时钟偏差与负时钟偏差天津大学·《大规模集成电路设计》课件shizaifen

6、g@tju.edu.cnClockSkew问题天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn正时钟偏差天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn正时钟偏差（续）天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn负时钟偏差天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn三、同步设计（3）时钟的抖动天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn具有反馈的数据通路结构天津大学·《大规模集成电路

7、设计》课件shizaifeng@tju.edu.cn时钟抖动的影响天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cnSkew和Jitter共同作用的影响正的Skew可以改善性能，但Jitter总是降低性能因为对Jitter总是考虑最坏情况天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn最长时钟周期（最低时钟频率）发生天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.cn信号竞争最容易发生在天津大学·《大规模集成电路设计》课件shizaifeng@tju.edu.

8、cn四、同步失效（亚稳态）现象同步失效发生的场合：若数据和时钟不能满足寄存器Setup和HoldTime的要求则会发生亚稳态同步失效，这是因为:存储元件的本质是双稳