高速低功耗NoC互连结构设计研究

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1、西安电子科技大学学位论文创新性声明秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说明并表示了谢意。申请学位论文与资料若有不实之处，本人承担一切的法律责任。本人签名：关于论文使用授权的说明本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究

2、生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后结合学位论文研究课题再撰写的文章一律署名单位为西安电子科技大学。(保密的论文在解密后遵守此规定)本学位论文属于保密，在一年解密后适用本授权书。本人签名：划磊导师签名：翻盘摘要随着集成电路工艺尺寸的不断缩小和集成的IP数量越来越多，传统以总线为通信架构的SoC出现了性能瓶颈。为了提高通信性能，出现了一种全新的互连通信架构NoC。但是在深亚微

3、米工艺下NoC互连结构仍然面临着功耗、延时和可靠性等问题，因此如何设计高速低功耗的NoC互连结构己成为现在研究的热点。针对NoC当中互连线功耗、延时和串扰等问题，常采用的技术手段有数据编码技术和低摆幅电路技术，但是传统上这两种技术手段是分别独立进行研究。为此本文将数据编码技术和低摆幅电路相结合应用于NoC互连结构当中，以改善互连线功耗、延时和可靠性问题。因为串行通信比并行通信有较多的优点，而且为了得到较低的功耗，所以数据经过串行化后再进行编码，其中数据编码电路是在FPC．BI基础上改进得到EFPC．BI编码方法。在经过低功耗编码后信号的码间干扰

4、增加，所以采用了电容预加重型低摆幅电路来改善；在接收端使用了钟控灵敏放大器来恢复信号摆幅，钟控灵敏放大器相对于其它接收器而言其功耗更小。对EFPC．BI编码电路用Verilog语言实现，经验证可以使功耗下降18％左右；在时钟频率为2GHz下对整体进行仿真验证互连线延时为400ps左右，互连线摆幅大约230mV，同时功耗进一步下降37．9％左右。关键词：NoC互连线低功耗编码预加重低摆幅Abstract-一_————————————————————————————————————————————————————一Withtherapiddevel

5、opmentofprocesstechnologyandtheincreasingnumberofIPcoresinasinglechip，thetraditionalSoCarchitecturebasedonbushasappearedbottlenecks．Inordertoimprovetheperformanceofcommunication，anewafchitecturecalledNoC(Network．on—Chip)willreplacetheSoC．However,InterconnectofNoCisstillfacin

6、gtheproblemofpower,delayandreliability．Therefore，howtodesignahighspeedandlowpowerInterconnectofNoChasbecomearesearchhotpot．Accordingtothepower,delayandcrosstalkofInterconnect，therealetv旧effectivewaystosolveaboveproblems：datacodingtechnologyandlow。swingtechn0109y．Traditionall

7、y,thetwomethodsareresearchedindividually．Inthispaper,amethodcombiningdataCodingwithlowswingcircuitisproposed，whichisappliedtotheInterconnectofNoC．Thepurposeofthisschemeistoreducethepower，delayandimprovethereliability．Thedataisserializedthenencodedbecauseserialcommunicationha

8、smanyadvantagesthanparallelcommunication．ThenewencodingtechniqueiscalledEFP