基于28nm CMOS工艺的大容量片上存储器及存储接口的时序优化设计

基于28nm CMOS工艺的大容量片上存储器及存储接口的时序优化设计

ID:37032997

大小:13.07 MB

页数:96页

时间:2019-05-15

基于28nm CMOS工艺的大容量片上存储器及存储接口的时序优化设计_第1页
基于28nm CMOS工艺的大容量片上存储器及存储接口的时序优化设计_第2页
基于28nm CMOS工艺的大容量片上存储器及存储接口的时序优化设计_第3页
基于28nm CMOS工艺的大容量片上存储器及存储接口的时序优化设计_第4页
基于28nm CMOS工艺的大容量片上存储器及存储接口的时序优化设计_第5页
资源描述:

《基于28nm CMOS工艺的大容量片上存储器及存储接口的时序优化设计》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库

1、硕士学位论文基于28nmCMOS工艺的大容量片上存储器及存储接口的时序优化设计作者姓名刘洋学校导师姓名、职称李娅妮副教授企业导师姓名、职称刘必慰副研究员申请学位类别工程硕士学校代码10701学号1511122859分类号TN4密级公开西安电子科技大学硕士学位论文基于28nmCMOS工艺的大容量片上存储器及存储接口的时序优化设计作者姓名:刘洋领域:软件工程学位类别:工程硕士学校导师姓名、职称:李娅妮副教授企业导师姓名、职称:刘必慰副研究员学院:微电子学院提交日期:20

2、18年4月TimingOptimizationDesignofLarge-CapacityOn-ChipMemoryandMemoryInterfaceBasedon28nmCMOSTechnologyAthesissubmittedtoXIDIANUNIVERSITYinpartialfulfillmentoftherequirementsforthedegreeofMasterinSoftwareEngineeringByLiuYangSupervisor:LiYaniAssociatePr

3、ofessorLiuBiweiAssociateResearchFellowApril2018西安电子科技大学学位论文独创性(或创新性)声明秉承学校严谨的学风和优良的科学道德,本人声明所呈交的论文是我个人在导师指导下进行的研宄工作及取得的研宄成果。尽我所知,除了文中特别加以标注和致谢中所罗列的内容以外,论文中不包含其他人己经发表或撰写过的研究成果;也不包含一为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料。与我同工作的同志对本研究所做的任何贡献均己在论文中作

4、了明确的说明并表示了谢意。一学位论文若有不实之处,本人承担切法律责任。本人签名::7〇凌日期西安电子科技大学关于论文使用授权的说明:本人完全了解西安电子科技大学有关保留和使用学位论文的规定,即研究生在校攻读学位期间论文工作的知识产权单位属于西安电子科技大学。学校有权保留送交论文的复印件,允许查阅、借阅论文;学校可以公布论文的全部或部分内容,允许采。用影印、缩印或其它复制手段保存论文同时本人保证,获得学位后结合学位论文研究成果撰写的文章,署名单位为西安

5、电子科技大学。保密的学位论文在。_年解密后适用本授权书本人签名:耐导师签名:凑屬撼十-.日期:日期/fa:摘要摘要本文基于28nm标准CMOS(ComplementaryMetalOxideSemiconductor)工艺,针对MX芯片的三个关键部件——共享存储体模块、外部存储接口模块、DDR3(DoubleDataRate3SDRAM)存储接口模块,重点研究了时序优化方法,主要内容包括:由于共享存储体模块存储容量较大,因此该模块会出现布线拥塞,并且存在各种时序问题

6、。该模块总容量为4MB,工作频率为500MHz,总线位宽128位。通过对布局进行优化可以降低时序优化的难度,本文采用手动规划的方式,主要对宏单元的位置和与时序相关的寄存器位置进行了优化。本文通过调整宏单元的位置和方向,使一个BankMemory的面积平均减小了6%,避免了布线通道拥塞,降低了走线难度。通过优化寄存器的位置,减小了reg2reg数据路径的延时。本文通过手动规划时钟树的方式,使得从时钟根节点到存储体的时钟延时平均降低了2.4%,时钟偏差减小了32ps;通过手动调整时钟树布线方式,增大

7、了时钟树主干抗干扰能力,使得到存储体的时钟串扰减小了49ps。针对与存储体相关的时序路径,除了采用借用时钟偏差、替换阈值等常见的时序优化方法外,本文通过优化存储体输出电路逻辑结构,使存储体输出到下一级寄存器数据路径延时平均延时降低了54.7%;通过手动规划寄存器输出到存储体LS端具体路径,使得该数据路径的延时平均减小22.1%。通过优化时钟树结构和与存储体相关的时序路径,最终解决了共享存储体模块布线拥塞问题,实现了该模块的时序收敛。由于外部存储接口模块内部有两个异步时钟,并且该模块与顶层有数据交

8、互,因此该模块内部的跨时钟路径以及与顶层交互的接口有大量时序违反。该模块总线宽度为32位,其包含两个异步时钟,ECLKOUT时钟和CLK时钟,时钟频率分别为100MHz和500MHz。针对该模块接口时序的问题,通过使用tcl脚本,在与顶层交互的接口处添加缓冲器消除了function模式ML_rcworst_125Ccorner下1243条保持时间违反;针对外部存储接口模块内部跨时钟域的保持时间(hold)违反,通过使用ice、PrimeTime工具,采用替换阈值的方法,最终修复了最差corner

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。