《常用时序模块》PPT课件

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1、第五章常用时序模块§5-2MSI计数器及应用§5-3MSI移位寄存器及应用§5-4半导体存储器本章小结§5-1时序逻辑电路概述定义：时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态。电路构成：存储电路（主要是触发器，必不可少）组合逻辑电路（可选）。时序逻辑电路的状态是由存储电路来记忆和表示的。时序逻辑电路的结构框图§5-1时序逻辑电路概述按各触发器接受时钟信号的不同分类：同步时序电路：各触发器状态的变化都在同一时钟信号作用下同时发生。异步时序电路：各触发器状态的变化不是同步发生的，可能有一部分电路有公共的时钟信号，也可能完全没有公共的时钟信号。

2、本章内容提要：时序逻辑电路基本概念、时序逻辑电路的一般分析方法；异步计数器、同步计数器、寄存器与移位寄存器的基本工作原理；重点介绍几种中规模集成器件及其应用、介绍基于功能块分析中规模时序逻辑电路的方法。§5-2MSI计数器及应用部分常用MSI计数器异步计数器74LS290/74LS90同步计数器74LS161/74LS163同步十进制可逆计数器74LS192计数器的应用部分常用集成计数器1.74LS290的外引脚图、逻辑符号及逻辑功能74LS2902－5－10进制计数器(a)外引脚图(b)逻辑符号输出CP输入异步置数异步2—5—10进制计数器74LS290/74LS9074

3、LS290功能表CP1-Q3Q2Q15进制CP0-Q02进制CP下降沿有效2．基本工作方式（1）二进制计数：将计数脉冲由CP0输入，由Q0输出二进制计数器计数顺序计数器状态CP0Q00011202．基本工作方式（2）五进制计数：将计数脉冲由CP1输入，由Q3、Q2、Q1输出五进制计数器计数顺序计数器状态CP1Q3Q2Q10000100120103011410050002．基本工作方式（3）8421BCD码十进制计数：将Q0与CP1相连,计数脉冲CP由CP0输入8421BCD码十进制计数器计数计数器状态顺序Q3Q2Q1Q0000001000120010300114010050

4、10160110701118100091001100000二进制五进制2．基本工作方式（4）5421BCD码十进制计数：把CP0和Q3相连，计数脉冲由CP1输入5421BCD码十进制计数器计数计数器状态顺序Q0Q3Q2Q100000100012001030011401005100061001710108101191100100000五进制二进制（1）利用脉冲反馈法获得N进制计数器3．应用举例①构成七进制计数器先构成8421BCD码的10进制计数器；再用脉冲反馈法，令R0B＝Q2Q1Q0实现。当计数器出现0111状态时，计数器迅速复位到0000状态，然后又开始从0000状态计

5、数，从而实现0000～0110七进制计数。②构成六进制计数器六进制计数器先构成8421BCD码的10进制计数器；再用脉冲反馈法，令R0A＝Q2、R0B＝Q1。当计数器出现0110状态时，计数器迅速复位到0000状态，然后又开始从0000状态计数，从而实现0000～0101六进制计数。计数器的级联是将多个集成计数器（如M1进制、M2进制）串接起来，以获得计数容量更大的N（=M1×M2）进制计数器。一般集成计数器都设有级联用的输入端和输出端。异步计数器实现的方法：低位的进位信号→高位的CP端①先用级联法②再用脉冲反馈法（2）构成大容量计数器附：用级联（相当于串行进位）法实现N进

6、制计数器的方法（异步）。这样构成的N进制计数器的计数状态将保留M1进制计数器的特点。例：利用两片74LS290构成23进制加法计数器。74LS290构成二十三进制计数器先将两片接成8421BCD码十进制的CT74LS290级联组成10×10=100进制异步加法计数器。00100011再将状态“00100011”通过反馈与门输出至异步置0端，从而实现23进制计数器。10进制计数器的进位信号？1001→0000时Q3有下降沿。7490构成四十五制进计数器M=45=9×5，可以先构成九进制和五进制计数器，然后级联构成四十五进制计数器，电路如图所示。其中右侧7490构成九进制计数器

7、，左侧7490构成五进制计数器。用7490构成四十五进制计数器电路7490构成八十五进制计数器1.74LS161的逻辑符号74LS161的外引线图状态输出74LS161的逻辑符号并行输入CP输入同步4位二进制计数器74LS161/74LS16374LS161的功能表CP上升沿有效异步清0功能最优先同步并行置数CO=Q3Q2Q1Q0CTT74LS161的时序图(1).异步清零：当R=0，输出“0000”状态。与CP无关(2).同步预置：当R=1，LD=0，在CP上升沿时，输出端即反映输入数据的状态(3).保持：当R=