基于FPGA的SPI接口AD转换器TLV2543的接口应用

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1、智能控制基于FPGA的SPI接口AD转换器TLV2543的接口应用1112苏旭武，吴斌方，杨光友，程良明（1.湖北工业大学机械工程学院，湖北武汉430068；2.武汉精伦电子股份有限公司，湖北武汉430223）摘要：给出了SPI接口AD转换器TLV2543与FPGA的接口应用方案。首先介绍了TLV2543的特点及操作时序。以VerilogHDL为编程语言，采用有限状态机，以半双工方式实现了SPI接口读、写的时序逻辑。实践证明该方法简洁、有效。关键词：串行外设接口；FPGA；AD转换器；有限状态机中图分类号：TP21文献标识

2、码：A文章编号：1672-7800（2006）07-0074-03输出；⑩可编程输出数据长度及MSB或次逼近的转换。在转换周期开始时EOC0前言LSB前导。其引脚功能见图1。输出低电平，当转换完成且输出数据寄存串行外设接口SP（ISerialPeripheralIn-器被锁存时EOC变高。只有在I/O周期terface）是一种高速同步串行输入输出端完成后才开始一次转换周期，这样可以减口，近年来广泛应用外部移位寄存器、DA少外部数字噪音对转换精度的影响。转换器、AD转换器、串行EEPROM、LED数据输入端在内部被连接到一个

3、8显示驱动器等外部设备的扩展。SPI接口位输入的地址和控制寄存器。控制器提可以共享，便于组成带多个SPI接口器件供的数据以MSB为前导位。每个数据位的系统。其传送速率可编程，连接线少，在I/OCLOCK的上升沿被输入。寄存器具有良好的扩展性。图1TLV2543引脚功能中的控制字选择器件的输入通道（测试和TLV2543是典型的具有SPI接口的TLV2543工作过程分为2个周期：I/O节电方式）、数据长度、输出数据格式等，AD转换器，它可以方便地与带有SPI接周期和转换周期。I/O周期由外部时钟I/控制字格式如图2所示。口的处

4、理器或控制器连接。在现在的数OCLOCK决定，延续8、12或16个时钟周根据上表中控制字格式，采用12位据采集系统中，现场可编程门阵列FPGA期，取决于选定数据输出长度。I/O周期数据长度、MSB在前方式数据传送、单极配置的灵活性正越来越多地使其成为主同时进行2种操作：①一个包括地址和控性输入，第0通道的AD转换控制字为控制器，采用标准SPI接口IP核可以实制信息的8位数据流被送到DATAINPUT00H。采用MSB在前方式、使用CS的16现与SPI接口器件的连接，但是，标准SPI端口。该数据在前8个时钟的上升沿被时钟传送

5、时序，其操作时序图如图2所示。接口IP核往往占用较多的片内资源。本移入器件。当12或16个I/O时钟传送时，2FPGA接口设计文将给出一种简洁的方法，以实现TLV2543在前8个时钟后DATAINPUT便无效。②与FPGA的接口设计。在DATAOUT端串行地提供8、12或16位标准SPI接口有主、从2种工作模式，长度的数据输出。当CS保持为低电平，并有9个寄存器用于模块操作，协议较复1TLV2543的特点及操作时序第一个数据位出现在EOC的上升沿。若杂，而根据图3的时序图，可以看出TLV2543是TI公司生产的开关电容AD

6、转换中CS被取消，则第一个输出数据TLV2543没有用到全部SPI接口的时序。逐次逼近型模数转换器。其特点是：①12位出现在CS的下降沿。该数据是前一次为了简洁地实现符合以上逻辑的时序，并位分辨率；②工作温度范围内10us转换转换周期的结果。第一位之后的各数据减少标准SPI接口IP核对FPGA资源的时间；③11路模拟输入通道；④3路内置位在后续时钟的下降沿同步输出。浪费，本文采用Verilog硬件描述语言用自测方式；⑤固有的采样保持电路；⑥线转换周期对用户是透明的，它是由与有限同步状态机（FSM）的设计方法实现。性误差最大

7、±1LSB；⑦片内系统时钟；⑧I/O时钟同步的内部时钟控制的。当进行为了避免SPI接口双向数据通信时要同转换结束(EOC)输出；⑨单极性或双极性AD转换时，器件对模拟输入电压完成逐时捕捉时钟的上升沿和下降沿，可能由于74软件导刊·2006·7月号智能控制时钟漂移导致状态机工作不可靠，故采用从状态机完成读写功能，主状态机和从状闲等待状态。只用时钟上升沿的工作方式，即先写控制态机在不同的输入信号情况下构成不同模块是一个可综合的SPI总线模型，字再读AD转换结果。由以上时序图可功能的较复杂的有限状态机。它接收来自上层模块的允许信

8、号及并行知，AD操作需要5个状态，包括：空闲、写系统设计中，将AD操作封装成一单独数据信号。以允许信号启动模块进入工控制字、等待AD转换结束、读AD转换模块，由上层控制模块输出控制字及控制作状态，将上层模块输入的并行数据按上结果、操作完成等。其状态图如图4所信号启动本模块进入工作状态。操作完成述器件时序