基于fpga的spi4.2接口设计

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1、基于FPGA的SPI4.2接口设计　　摘要：本文介绍了一种FPGA和IPX2805之间的SPI4.2接口模块设计的方法，对硬件设计进行了说明，着重阐述了FPGA内部SPI4.2接口模块设计。该设计简单、高效，解决了商用芯片不能满足高速转发的系统要求的问题。方案在Altera的StratixII器件上得到了验证。1．引言　　SPI-4.2（SystemPacketInterface）是OIF（OpticalInternetworkingForum）定义的局部高速总线标准，用于PHY层芯片到链路层芯片的10Gbps信号传输。主要应用有OC-192ATM、PacketoverSONET/SD

2、H（POS）、10Gbps以太网等。　　SPI4.2接口分为数据通道和状态通道。数据通道最多分成256个逻辑通道，16bit位宽，采用LVDS信号电平，按照cell格式传送数据，cell的长度为16字节的整数倍，可随意配置，根据网上流量的分析，一般配置成128字节。每个cell都是以控制字开始的，控制字一共16bit，包含逻辑端口号、报文起始标志位、报文结束标志位、控制字交验等信息。状态通道传输对端反馈的逻辑通道接收FIFO的状态，2bit位宽，LVTTL或者LVDS信号电平，一般采用LVTTL信号电平。状态通道的数据结构为Calendar[0:n]，n最大为256，长度一般与逻辑通道

3、数对应，Calendar[n]表示逻辑通道n的接收FIFO状态。数据通道根据状态通道提供的信息控制数据的发送过程。状态通道有四种状态信息，如表1所示：　　在实际的系统设计中，商用芯片不一定能够满足需要，因此需要使用FPGA（FieldProgrammableGateArray）。本设计采用Altera的StratixII系列FPGA和RMI公司的多核处理器XLR732，Intel公司的网络处理器2805实现SPI4.2接口。　　2．2805简介2805是Intel推出的高端NP（NetworkProsser），能够处理10Gbps线速转发的以太网、POS、ATM等数据流量，能够实现分类

4、、NAT、ACL、多播、流量管理等功能。2805内部集成一个32-bit、RISC内核、高性能的XScale处理器，用于系统的配置管理和路由表项的维护，最高工作主频750MHz；16个可编程的、有8K代码空间的微引擎，每个微引擎含有多个硬件线程，用来处理通信系统中的数据转发，最高工作主频1.5GHz。外部集成了PCI接口，可以工作在64bit/66MHz模式；SPI4.2接口，工作频率为311MHz～500MHz；3个LA-1接口，工作频率为250MHz；4个RDRAM接口，工作频率为800MHz～1200MHz。　　3．FPGA和2805之间的SPI4.2接口电路设计　　图1描述了F

5、PGA和2805之间的SPI4.2接口的硬件连接框图，信号定义以2805为参考点。其中TX_DATA[15:0]、TX_CTL、TX_CLK和RX_DATA[15:0]、RX_CTL、RX_CLK是LVDS信号电平，工作在350MHz；TX_SDATA[1:0]、TX_SCLK和RX_SDATA[15:0]、RX_SCLK是LVTTL信号电平，工作在87.5MHz，四分之一于数据通道时钟频率。　　具体信号定义如下所示：　　TX_DATA[15:0]：发送数据，16bit位宽，burst方式传输数据，DDR工作模式（时钟上升沿和下降沿都采样）；　　TX_CTL：传输控制信号，高电平表示T

6、X_DATA[15:0]传输的是控制信息，低电平表示TX_DATA[15:0]传输的是数据；　　TX_CLK：发送时钟，随路，是发送数据的参考时钟。　　接受方向的信号定义与发送方向的信号定义完全相同，但是方向相反。　　4．FPGA的SPI4.2接口模块设计　　StratixII器件具有152个接收器和156个发送器通道，支持源同步信号进行高达1Gbps的数据传送。它的内部含有DPA电路，能够不断地将输入数据和采样时钟对齐，消除了时钟至通道和通道至通道偏移要求。它还集成了丰富的存储器资源、先进的锁相环（PLL）技术和双数据率（DDR）I/O等特性，结合先进的差分I/O能力，使其满足SPI

7、4.2规范的物理信号定义。　　图2为FPGA的接收通道逻辑框图，上半部分是数据通道，下半部分是状态通道。由于SPI4.2接口的数据传输是DDR模式的，rdclk经过FPGA内部的PLL模块做倍频处理，然后送给Rx_data_phy模块，该模块根据时钟采样rdat[15:0]上的数据。Rx_data_proc模块将接收的数据按照cell头中的逻辑端口号，分别放入不同的Rx_fifo中。一个Rx_fifo对应一个逻辑通道，每个Rx_fifo都会生成