EDA实验报告波形发生

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1、2009-2010第一学期北京工业大学实验学院EDA实验报告题目波形发生与嵌入式逻辑分析仪专业电子信息工程学号07521203姓名马艳成绩指导教师2009年12月6日9一实验目的学习内嵌式逻辑分析工具SignalTabII测试波形功能。达到检验设计效果和提高分析设计过程的能力。二实验内容与要求利用内嵌式逻辑分析工具完成信号发生器设计及编译、综合、适配、仿真和硬件测试，能够产生正弦波，方波，三角波，锯齿波。三实验平台（1）硬件：计算机、GX-SOC/SOPC-DEVLABCycloneIIEP2C35F672C8核心扳（2）软件：QuartusII四实

2、验原理嵌入式逻辑分析仪主要分为硬件部分和软件部分。硬件部分由待测设计（DUT），嵌入到FPGA中的ELAIP核、RAM存储单元以及JTAG接口组成；软件部分由用户设计软件和集成在其中的ELA在线调试软件组成。五程序代码---clkgen.vhdLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;useieee.std_logic_unsigned.all;ENTITYclkgenISPORT(clkin:INSTD_LOGIC;clkout:OUTSTD_LOGIC);END;ARCHITECTUREevenOFclkgen

3、ISconstantN:Integer:=16;SIGNALcoun:integerrange0toN;SIGNALclk1:STD_LOGIC;BEGINPROCESS(clkin)BEGINIF(clkin'EVENTANDclkin='1')THENIF(coun=N)THEN9coun<=0;clk1<=Notclk1;elsecoun<=coun+1;ENDIF;ENDIF;ENDPROCESS;clkout<=clk1;ENDeven;--方波libraryieee;useieee.std_logic_1164.all;useieee.s

4、td_logic_arith.all;useieee.std_logic_unsigned.all;entityfang2isport(clk:instd_logic;fd1:outstd_logic_vector(7downto0));end;ARCHITECTUREfangOFfang2ISSIGNALq:integerrange0to1;BEGINPROCESS(clk)BEGINIF(clk'EVENTANDclk='1')THENq<=q+1;ENDIF;ENDPROCESS;process(q)begincaseqiswhen0=>fd1

5、<="00000000";when1=>fd1<="11111111";whenothers=>null;endcase;endprocess;endarchitecture;--三角波libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitysanjisport(clk:instd_logic;9dd3:outstd_logic_vector(7downto0));end;architectureon

6、eofsanjisbeginprocess(clk)variablenum:std_logic_vector(7downto0);variableff:std_logic;beginif(clk'eventandclk='1')thenifff='0'thenifnum="11111000"thennum:="11111111";ff:='1';elsenum:=num+8;endif;elseifnum="00000111"thennum:="00000000";ff:='0';elsenum:=num-8;endif;endif;endif;dd

7、3<=num;endprocess;end;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;entityjvchi2isport(clk,up_down:instd_logic;dd2:outintegerrange255downto0);end;architectureoneofjvchi2issignald,temp:integerrange255downto0;beginprocess(clk)beginif(clk'eventandclk='1')theniftemp<198thentemp<=temp+2;el

8、setemp<=0;9endif;endif;endprocess;process(temp,up_down