开关电源的MOS管设计

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1、电源系统开关控制器的MOSFET选择DC/DC开关控制器的MOSFET选择是一个复杂的过程。仅仅考虑MOSFET的额定电压和电流并不足以选择到合适的MOSFET。要想让MOSFET维持在规定范围以内，必须在低栅极电荷和低导通电阻之间取得平衡。在多负载电源系统中，这种情况会变得更加复杂。如德州仪器(TI)的WEBENCH®电源设计师等在线设计工具可以简化这一过程，让用户能够根据效率、体积和成本做出正确的选择，从而达到理想的MOSFET控制器设计目标。图1—降压同步开关稳压器原理图DC/DC开关电源因其高效率而广泛应用于

2、现代许多电子系统中。例如，同时拥有一个高侧FET和低侧FET的降压同步开关稳压器，如图1所示。这两个FET会根据控制器设置的占空比进行开关操作，旨在达到理想的输出电压。降压稳压器的占空比方程式如下：1)占空比(高侧FET)=Vout/(Vin*效率)2)占空比(低侧FET)=1–DC(高侧FET)FET可能会集成到与控制器一样的同一块芯片中，从而实现一种最为简单的解决方案。但是，为了提供高电流能力及（或）达到更高效率，FET需要始终为控制器的外部元件。这样便可以实现最大散热能力，因为它让FET物理隔离于控制器，并且拥

3、有最大的FET选择灵活性。它的缺点是FET选择过程更加复杂，原因是要考虑的因素有很多。一个常见问题是“为什么不让这种10AFET也用于我的10A设计呢？”答案是这种10A额定电流并非适用于所有设计。选择FET时需要考虑的因素包括额定电压、环境温度、开关频率、控制器驱动能力和散热组件面积。关键问题是，如果功耗过高且散热不足，则FET可能会过热起火。我们可以利用封装/散热组件ThetaJA或者热敏电阻、FET功耗和环境温度估算某个FET的结温，具体方法如下：3)Tj=ThetaJA*FET功耗（PdissFET）+环境温

4、度（Tambient）它要求计算FET的功耗。这种功耗可以分成两个主要部分：AC和DC损耗。这些损耗可以通过下列方程式计算得到：4)AC损耗:AC功耗（PswAC）=½*Vds*Ids*(trise+tfall)/Tsw其中，Vds为高侧FET的输入电压，Ids为负载电流，trise和tfall为FET的升时间和降时间，而Tsw为控制器的开关时间（1/开关频率）。5)DC损耗:PswDC=RdsOn*Iout*Iout*占空比其中，RdsOn为FET的导通电阻，而Iout为降压拓扑的负载电流。其他损耗形成的原因还包括

5、输出寄生电容、门损耗，以及低侧FET空载时间期间导电带来的体二极管损耗，但在本文中我们将主要讨论AC和DC损耗。开关电压和电流均为非零时，AC开关损耗出现在开关导通和关断之间的过渡期间。图2中高亮部分显示了这种情况。根据方程式4），降低这种损耗的一种方法是缩短开关的升时间和降时间。通过选择一个更低栅极电荷的FET，可以达到这个目标。另一个因数是开关频率。开关频率越高，图3所示升降过渡区域所花费的开关时间百分比就越大。因此，更高频率就意味着更大的AC开关损耗。所以，降低AC损耗的另一种方法便是降低开关频率，但这要求更大

6、且通常也更昂贵的电感来确保峰值开关电流不超出规范。图2—AC损耗图图3—开关频率对AC损耗的影响开关处在导通状态下出现DC损耗，其原因是FET的导通电阻。这是一种十分简单的I2R损耗形成机制，如图4所示。但是，导通电阻会随FET结温而变化，这便使得这种情况更加复杂。所以，使用方程式3）、4）和5）准确计算导通电阻时，就必须使用迭代方法，并要考虑到FET的温升。降低DC损耗最简单的一种方法是选择一个低导通电阻的FET。另外，DC损耗大小同FET的百分比导通时间成正比例关系，其为高侧FET控制器占空比加上1减去低侧FET

7、占空比，如前所述。由图5我们可以知道，更长的导通时间就意味着更大的DC开关损耗，因此，可以通过减小导通时间/FET占空比来降低DC损耗。例如，如果使用了一个中间DC电压轨，并且可以修改输入电压的情况下，设计人员或许就可以修改占空比。图4—DC损耗图图5—占空比对DC损耗的影响尽管选择一个低栅极电荷和低导通电阻的FET是一种简单的解决方案，但是需要在这两种参数之间做一些折中和平衡，如图6所示。低栅极电荷通常意味着更小的栅极面积/更少的并联晶体管，以及由此带来的高导通电阻。另一方面，使用更大/更多并联晶体管一般会导致低导

8、通电阻，从而产生更多的栅极电荷。这意味着，FET选择必须平衡这两种相互冲突的规范。另外，还必须考虑成本因素。图6—可有效平衡这两种参数的一些新上市FET的导通电阻和栅极电荷对比图低占空比设计意味着高输入电压，对这些设计而言，高侧FET大多时候均为关断，因此DC损耗较低。但是，高FET电压带来高AC损耗，所以可以选择低栅极电荷的FET，即使导通电