数字电子技术_实验报告范例

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1、实验报告范例下面以一个0～9999的计数器电路的设计为例，给出一个实验报告范例，以供参考。实验X0～9999的计数器电路的设计1．实验目的(1)熟悉和掌握QuartusⅡ软件的使用。(2)熟悉和掌握EDA实验开发系统的使用。(3)学习和掌握VHDL进程语句和元件例化语句的使用。2．实验仪器(1)计算机及QuartusⅡ6.0软件。(2)EDA实验开发系统。(3)拟用芯片：EP1K100QC208-3。(4)示波器。3．实验内容设计并调试好一个计数范围为0～9999的4位十进制计数器电路CNT9999，并用EDA实验开发系统(选用的芯片为EP1K100QC208-

2、3)进行硬件验证。4．实验设计1)系统原理框图　　为了简化设计并便于显示，本计数器电路CNT9999的设计分为两个层次，其中底层电路包括四个十进制计数器模块CNT10，再由这四个模块按照图1所示的原理图构成顶层电路CNT9999。2) VHDL程序　　计数器CNT9999的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。图1CNT9999电路原理图（注：若实验的要求是写出相应的真值表，则可将此部分内容换成写出真值表。）CNT10的VHDL源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_

3、LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,CLR,ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC); ENDENTITYCNT10;（补全完整的程序）…CNT9999的VHDL源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT9999ISPORT(CLR,CLR,ENA:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDEN

4、TITYCNT9999;3)仿真波形设置本设计包括两个层次，因此先进行底层的十进制计数器CNT10的仿真，再进行顶层CNT9999的仿真。图2是CNT10仿真输入设置及可能结果估计图。同理可进行CNT9999仿真输入设置及可能结果估计(这里略)。图2CNT10仿真输入设置及可能结果估计图4)管脚锁定文件　　根据图1所示的CNT9999电路原理图，本设计实体的输入有时钟信号CLK、清零信号CLR和计数使能信号ENA， 输出为DOUT[15..0]。根据图5所示的实验电路结构图和图1确定引脚的锁定。选用EP1K100QC208-3芯片，其引脚锁定过程如表1所示，

5、其中CLK接CLOCK2，CLR接键3，ENA接键4，计数结果DOUT[3..0]、DOUT[7..4]、DOUT[11..8]、DOUT[15..12]经外部译码器译码后，分别在数码管1、数码管2、数码管3、数码管4上显示。5.实验结果及总结1)系统仿真情况CNT10和CNT9999的时序仿真结果分别如图3和4所示(本仿真结果是通过同时按下“CTRL+PrintScreen”键抓取当前屏幕信息放入剪贴板中，再通过画图工具进行粘贴裁剪后复制，最后在Word等文档中通过粘贴的方法获得)。图3CNT10的时序仿真结果图4CNT9999的时序仿真结果2)逻辑综合结果

6、　　使用QuartusⅡ6.0进行逻辑综合后，CNT9999的RTL视图如图5所示，对CNT9999进行逻辑综合后的资源使用情况为：Family：ACEX1K，Device：EP1K100QC208-3，Totallogicelements：27/4992(<1%)，Totalpins：19/147(13%)。图5CNT9999的RTL视图3)硬件验证情况CLK接CLOCK2，CLR接键3，ENA接键4，计数结果DOUT[3..0]、DOUT[7..4]、DOUT[11..8]、DOUT[15..12]经外部译码器译码后，分别在数码管1、数码管2、数码管3、数码

7、管4上显示。4)实验过程中出现的问题及解决办法(1)程序输入后进行编译时，发现有错误通不过，经查找主要原因为：文件名与实体名不一致；输入字符错误；源程序有语法错误。经过相应的修改，最后程序通过了。(2)在进行仿真时，发现提示没有仿真文件，经老师指点发现是没进行新建波形文件的存盘或未进行仿真文件的设置。经过相应的修改，最后程序通过了。同时在进行CNT10仿真时发现进位信号提前了一个周期，经过对进位控制进程进行修改(修改方法详见表2)，解决了该问题。(3)在进行器件选定时，发现找不到自己所需的器件型号，经查找是由于先没选定器件系列；在进行器件管脚锁定修改并重新编程下

8、载后，发现所做的修改无效