VerilogHDL3语言要素

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1、第3章Verilog的语言要素本章介绍VerilogHDL的基本要素，包括标识符、注释、数值、编译程序指令、系统任务和系统函数。另外，本章还介绍了Verilog硬件描述语言中的两种数据类型。3.1标识符VerilogHDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子：转义标识符(escapedidentifier)可以在一条标识符中包含任何可打印字符。转义标识符以(反

2、斜线)符号开头，以空白结尾（空白可以是一个空格、一个制表字符或换行符）。下面例举了几个转义标识符：反斜线和结束空格并不是转义标识符的一部分。VerilogHDL定义了一系列保留字，叫做关键词，仅用于某些上下文中。注意只有小写的关键词才是保留字。例如，标识符always(这是个关键词)与标识符ALWAYS(非关键词)是不同的。另外，转义标识符与关键词并不完全相同。标识符initial与标识符initial（这是个关键词）不同。3.2注释在VerilogHDL中有两种形式的注释。/*第一种形式:可以扩展至多行

3、*///第二种形式:在本行结束。3.3格式VerilogHDL区分大小写。也就是说大小写不同的标识符是不同的。此外，VerilogHDL是自由格式的，即结构可以跨越多行编写，也可以在一行内编写。白空（新行、制表符和空格）没有特殊意义。下面通过实例解释说明。3.4系统任务和函数以$字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计的不同部分被调用。任务可以返回0个或多个值。函数除只能返回一个值以外与任务相同。此外，函数在0时刻执行，即不允许延迟，而任务可以带有延迟。3.5编

4、译指令以`（反引号）开始的某些标识符是编译器指令。在Verilog语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件），直到遇到其它的不同编译程序指令。完整的标准编译器指令如下:3.5.1`define和`undef`define指令用于文本替换，它很像C语言中的#define指令，如:一旦`define指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的`define指令，MAX_BUS_SIZE能被多个文件使用。`undef指令取消前面定义的宏。3.5.2`ifdef、`

5、else和`endif这些编译指令用于条件编译，如下所示：在编译过程中，如果已定义了名字为WINDOWS的文本宏，就选择第一种参数声明，否则选择第二种参数说明。3.5.3`default_nettype该指令用于为隐式线网指定线网类型。也就是将那些没有被说明的连线定义线网类型。该实例定义的缺省的线网为线与类型。因此，如果在此指令后面的任何模块中没有说明的连线，那么该线网被假定为线与类型。3.5.4`include`include编译器指令用于嵌入内嵌文件的内容。文件既可以用相对路径名定义，也可以用全路径名定

6、义,例如:编译时，这一行由文件“../../primitives.v”的内容替代。3.5.5`resetall该编译器指令将所有的编译指令重新设置为缺省值。`resetall例如，该指令使得缺省连线类型为线网类型。3.5.6`timescale在VerilogHDL模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。`timescale编译器指令格式为：time_unit和time_precision由值1、10、和100以及单

7、位s、ms、us、ns、ps和fs组成。`timescale编译器指令在模块说明外部出现,并且影响后面所有的时延值。例如:时延分别是5.2ns，6.2ns在编译过程中，`timescale指令影响这一编译器指令后面所有模块中的时延值，直至遇到另一个`timescale指令或`resetall指令。当一个设计中的多个模块带有自身的`timescale编译指令时将发生什么？在这种情况下，模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度。例如，时延5.2ns,6.2ns时延52ns

8、,104ns,150ns精度是100ps3.5.7`unconnected_drive和`nounconnected_drive3.5.8`celldefine和`endcelldefine这两个程序指令用于将模块标记为单元模块。它们表示包含模块定义，如下例所示：3.6值集合VerilogHDL有下列四种基本的值：1)0：逻辑0或“假”2)1：逻辑1或“真”3)x：未知4)z：高阻在门的输入或一个表达式中的为“z