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时间:2019-05-09
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1、EDA技术VHDL行为与结构描述1VHDL的行为描述与结构描述DeeperatbehavioraldescriptionsBehavioralandStructuralDescriptionsinVHDLHowtowritestructuraldescriptionsAnimportantofVHDL,theprocessWewillstudy:进一步学习行为描述如何进行结构描述一个VHDL重要特征:进程25.1Anexample:anadder加法器例子Itisageneralprincipleof
2、VHDLdesignthatasfaraspossible,thehumandesignershoudworkatahighlevel,andleavethelowleveldetailofthecircuitstotheconstructedbythesynthesistool.VHDL程序设计的基本原则就是尽可能地使设计者进行顶层设计,而将底层具体电路的设计留给逻辑综合工具生成。sum<=x+y;Example:Describea4-bitadderinVHDLsum,xandyarealldec
3、laredasbeingSIGNED(3downto0)sum、x和y已声明为4位有符号型标准逻辑矢量例如:用VHDL描述一个四位加法器35.1Anexample:anadder加法器例子Thesynthesistoolwillthenconstructacircuitthatfulfillsthisfunctions.Ifthedesignergivesfurtherrestrictions(e.g.maximumspeedorminimumcostinlogicgates)thenthesynth
4、esistoolwilladjustthecircuitproducedinordertoobeytheconstraintsasfarasispossible.sum<=x+y;Example:逻辑综合工具将自动生成该功能的电路。若设计者对电路设计还提出进一步限制条件(如逻辑电路的最高工作速度或最低成本等),则逻辑综合工具将适当调整电路,以便最大限度地满足约束要求。45.1Anexample:anadder加法器例子1111110011101010100110110010100110000000Ca
5、rryoutSumCarryinyxWewillassumethatwewanttoproduceourowndetaileddescriptionofanaddercircuitinVHDL.Now,thedesignstarswithafulladder:假设我们要生成一个我们自己用VHDL描述具体细节的电路。现在,从一个全加器开始设计:Truthtableforafulladder55.1Anexample:anadder加法器例子Therearemanypossiblecircuitsthat
6、wouldimplementthistruthtable,oneexample:有很多电路能实现这种真值表,例如Circuitdiagram65.2Thedataflowdescription(VHDL结构体中)数据流描述7Inordertowriteabehavioraldescription,onewayissimplytousethetruthtable.LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYfulladdISPORT(x,y,cin:INST
7、D_LOGIC;sum,cout:OUTSTD_LOGIC);ENDENTITYfulladd;ARCHITECTUREsimple_easyOFfulladdISBEGINsum<=‘0’WHENx=‘0’ANDy=‘0’ANDcin=‘0’ELSE‘1’WHENx=‘0’ANDy=‘0’ANDcin=‘1’ELSE‘1’WHENx=‘0’ANDy=‘1’ANDcin=‘0’ELSE‘0’WHENx=‘0’ANDy=‘1’ANDcin=‘1’ELSE‘1’WHENx=‘1’ANDy=‘0’ANDci
8、n=‘0’ELSE‘0’WHENx=‘1’ANDy=‘0’ANDcin=‘1’ELSE‘0’WHENx=‘1’ANDy=‘1’ANDcin=‘0’ELSE‘1’WHENx=‘1’ANDy=‘1’ANDcin=‘1’为写出行为描述,一种方法就是利用真值表5.2Thedataflowdescription数据流描述8cout<=‘0’WHENx=‘0’ANDy=‘0’ANDcin=‘0’ELSE‘0’WHENx=‘0’ANDy=‘0’ANDcin=‘1’EL
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