数字集成电路课程设计--4bit超前进位加法器的设计

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1、4bit超前进位加法器的设计福州大学物信学院数字集成电路课程设计报告设计题目：4bit超前进位加法器的设计班级：卓越班专业：微电子姓名：叶江彬学号：110900337组名：TheDigitalICTerminators（完胜）指导老师：陈群超教师评分：日期：2012/6/16234bit超前进位加法器的设计目录第1章概述51.1课程设计目的51.2课程设计的主要内容51.2.1功能分析及逻辑分析51.2.2电路设计及器件参数设计51.2.4估算功耗与延时51.2.5电路模拟与仿真51.2.6版图设计5第2章功能分析与逻辑分析62.1功能分析:62.

2、2真值表:72.3直流电气特性:72.4交流（开关）参数:82.5逻辑电路图:82.6本章小结:9第3章电路设计93.1性能指标:93.2模块划分:93.3工艺主要参数:103.3电路设计:103.3.1输出级电路设计:103.3.2内部反相器设计:103.3.3内部电路等效:113.3.4输入级电路设计:113.3.5输入缓冲级电路设计:123.3.6输出缓冲级电路设计:133.3.7输入、输出保护电路设计:133.4本章小结:13第4章估算功耗与延时134.1工程估算分析:134.2电容估算:144.3功耗估算:154.4延时估算:164.5本

3、章小结:16第5章电路模拟与仿真17234bit超前进位加法器的设计5.1实验目的:175.2原理图设计:175.2.1建立新库:175.2.2建立schematicview:175.2.3建立symbol:185.2.4建立总体电路schematicview：185.2.5建立总体74283symbol：195.2.674283-test电路：195.3功能仿真与验证:195.3.1功能仿真：195.3.1功能验证：205.4功耗仿真:205.4.1无负载电容功耗仿真：205.4.2输出端加负载电容功耗仿真：215.5工作延时测量:215.5.1

4、无负载电容延时测量：215.5.2输出端加负载电容延时测量：225.6本章小结:22第6章版图设计226.1版图设计原理:226.2layoutview的建立:236.2.1添加反相器和各个逻辑门新版图：236.2.2设置器件参数：236.3版图互连:246.3.1内部反相器版图：246.3.2输入级反相器：246.3.3输出级版图：256.3.4输出缓冲级版图：256.3.5异或门版图：266.3.6或非门版图：266.3.7与非门版图：276.3.8电路完整版图：276.4本章小结:28总体心得28对课程内容的建议28对指导老师的建议29附录2

5、9附录1：DATASHEET29234bit超前进位加法器的设计附录2：仿真图32功能仿真：32功能验证：33功耗仿真:34无负载电容功耗仿真：34输出端加负载电容功耗仿真：34工作延时测量:35无负载电容延时测量：35输出端加负载电容延时测量：35234bit超前进位加法器的设计第1章概述1.1课程设计目的1.综合应用已掌握的知识2.熟悉集成电路设计流程3.熟悉集成电路设计主流工具4.强化学生的实际动手能力5.培养学生的工程意识和系统观念6.培养学生的团队协作能力1.2课程设计的主要内容采用st3600工艺，全定制设计简单数字芯片--4bits超

6、前进位加法器（74283）。1.2.1功能分析及逻辑分析对74283电路进行功能分析和逻辑分析并设计出逻辑电路。1.2.2电路设计及器件参数设计对电路和器件的参数进行设计，设计每一个晶体管的尺寸。1.2.4估算功耗与延时估算74283电路的功耗和延时。1.2.5电路模拟与仿真在cadence中画出超前进位加法器的电路并对其进行电路模拟和仿真，测出电路的延时和功耗。1.2.6版图设计用cadence对电路进行版图设计。234bit超前进位加法器的设计第1章功能分析与逻辑分析2.1功能分析:74283为快速进位四位二进制全加器，该电路可完成两个4位二进

7、制字的加法。每一位都有和（Σ）的输出，第四位为总进（C4）。本加法器可对内部4位，进行全超前进位，在10ns（典型时间）之内产生进位项。这种能力给系统设计者在经济性上提供局部的超前性能，且减少执行行波进位的封装数。它的管脚图如图所示：图2-174283管脚图引脚位符号名称以及功能5,3,14,12A1–A4运算输入端6,2,15,11B1–B4运算输入端7C0进位输入端4,1,13,10Σ1–Σ4和输出端9C4进位输出端16VCC电源8GND接地表2-174283引脚功能表现在介绍超前进位的概念，由全加器的真值表可得Si和Ci的逻辑表达式：定义两个

8、中间变量Gi和Pi：234bit超前进位加法器的设计　　当Ai＝Bi＝1时，Gi＝1，由Ci的表达式可得Ci＝1，即产生进