EDA课程设计--数字钟的设计

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1、EDA课程设计数字钟的设计学院：物理电气信息学院班级：09级通信工程班姓名：马立红学号：12009243663完成时间：2011年12月20日目录一、课题目的············································1二、课题内容············································1三、数字钟的工作原理····································1四、时、分、秒计数器电路·······························31.原理·······················

2、·························32.时、分、秒电路部分代码如下··························4五、系统仿真············································51.秒表计数器电路仿真图·······························52.小时计数器电路仿真图·······························63.分计数器电路仿真图·································6六、课题总结···································

3、·········7附录·············································8课题：数字钟的设计一、课题目的本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，加深对计算机体系结构的理解。通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。通过对实用数字钟的设计，巩固和综合运用计算机原理的基本理论和方法，理论联系实际，提高IC设计能力，提高分析、解决计算机技术实际问题的独立工作能力。通过课程设计深入理解计算机的组成原理，达到课程设计的目标。二、课题内容利

4、用VHDL设计数字钟显示电路的各个模块，并使用EDA工具对各模块进行仿真验证。数字钟显示电路的设计分为下面几个模块：秒计数模块、分计数模块、小时计数模块。完成以后把各个模块整合后，显示相应的输出状态。三、数字钟的工作原理数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和一些显示星期、报时、停电查看时间等附加功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”，“星期”计数器、校时电路、报时电路和振荡器组成。干电路系统由秒信号发生器、“时、分、秒、星期”计数器、译码器及显示

5、器、校时电路、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。每累计24小时，发出一个“星期脉冲”信号，该信号将被送到“星期计数器”，“星期计数器”采用7进制计时器，可实现对一周7天的累计。工作原理图如下图所示。数字钟的工作

6、原理图四、时、分、秒计数器电路1.原理时、分、秒计数器电路有相似的地方，用两个74LS161组成一个二十四进制计数器，显示0~23时。由分计数器送来的进位脉冲送入时个位计数器，计10小时清零并向时十位计数器送进位脉冲，当十位输出为二，个位输出为四时将整个电路清零并向下一级的星期显示电路送进位脉冲。本电路也可理解为用两个74LS161组成一个一百进制计数器显示0~99，当计数到24是将整个电路清零。时、分、秒计数器都需要用译码电路和LED数码管进行译码和显示。时、分、秒计数器电路如下图所示。时、分、秒计数器电路2.时、分、秒电路部分代码如下：libraryieee;useieee.

7、std_logic_1164.all;useieee.std_logic_unsigned.all;entitysecondisport(clk:instd_logic;reset:instd_logic;setmin:instd_logic;enmin:outstd_logic;daout:outstd_logic_vector(6downto0));endentitysecond;architectureartofsecondissignalcount:std_logic_v