数字钟的设计.eda课程设计

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1、※※※※※※※※※※※※※※※※※※※※※※※※2008级学生EDA课程设计EDA课程设计报告书课题名称数字钟的设计姓名王砾学号0812201-37院系物理与电信工程系专业电子信息工程指导教师周来秀讲师2011年6月13日一、设计任务及要求：设计并制作一台能显示时、分、秒的数字钟。具体要求如下：1)计时计数器用24进制计时器电路。2)可手动校时，能清零及分别进行时、分、秒的校正。3)可整点报时，扬声器发出时长为1s的信号。4)可设置闹钟功能。当计时计到预定时间时，扬声器发出闹铃信号，可控制闹铃时长。指导教师签名：2011年月日二、指导教师评语：指导教师签名：2011年月日三、成绩验收盖章201

2、1年月日数字钟的设计王砾（湖南城市学院物理与电信工程系电子信息工程专业，湖南益阳，41300）1设计目的1，熟练的运用数字系统的设计方法进行数字时钟设计2，能进行较复杂的数字系统设计3，按要求设计一个数字钟2设计的主要内容和要求a.计时计数器用24进制计时器电路。b.可手动校时，能清零及分别进行时、分、秒的校正。c.可整点报时，扬声器发出时长为1s的信号。d.可设置闹钟功能。当计时计到预定时间时，扬声器发出闹铃信号，可控制闹铃时长。3整体设计方案基于VHDL语言，用Top_Down的思想进行设计，其中计数模块、闹铃模块、定时模块、显示模块为主要模块，选择模块为辅助模块。4硬件电路的设计4.1如

3、下分别为60与24进制模块的代码：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount_60isport(en1,en2,clr,clk:instd_logic;rco:outstd_logic;q1,q2:outstd_logic_vector(3downto0));endcount_60;architecturebehavofcount_60issignaliq1,iq2:std_logic_vector(3downto0);beginprocess(en1,en2,clr,clk

4、)beginif(clr='1')theniq1<="0000";iq2<="0000";elsif(clk='1'andclk'event)thenif(en1oren2)='1'thenif(iq2>=5)thenif(iq1>=9)theniq1<="0000";iq2<="0000";elseiq1<=iq1+1;endif;elseiq2<=iq2+1;endif;endif;endif;if(iq2=5andiq1=9anden1='1')thenrco<='1';elserco<='0';endif;q1<=iq1;q2<=iq2;endprocess;endbehav;libr

5、aryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount_24isport(en1,en2,clr,clk:instd_logic;q1,q2:outstd_logic_vector(3downto0));endcount_24;architecturebehavofcount_24issignaliq1,iq2:std_logic_vector(3downto0);beginprocess(en1,en2,clr,clk)beginif(clr='1')theniq1<="0000";iq2<=

6、"0000";elsif(clk='1'andclk'event)thenif(en1oren2)='1'thenif(iq2>=2)thenif(iq1>=3)theniq1<="0000";iq2<="0000";elseiq1<=iq1+1;endif;elseiq2<=iq2+1;endif;endif;endif;q1<=iq1;q2<=iq2;endprocess;endbehav;然后将各模块进行组合，形成计数模块和定时模块，其组合方式如图所示：生成的计数模块与定时模块的元件符号分别如下图：4.2显示模块为六个时、分、秒的十位与个位的显示模块组成的，即六个七段译码器。将输入的4位

7、BCD码进行译码，输出7位，p0~p6分别外接数码管a~g段，如下为七段译码器代码：libraryieee;useieee.std_logic_1164.all;entitydisplayisport(d:instd_logic_vector(3downto0);p:outstd_logic_vector(6downto0));enddisplay;architecturebehavofdispl