电子钟课程设计

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1、.数字电子技术课程设计报告设计题目：数字电子钟的设计课程设计时间2011.06.24~2011.06.30院系：武汉纺织大学电子信息工程学院班级：电气094设计学生：杨海范爱祥一、数电课程设计的目的：数字电子技术课程设计是在学习完数字电子电路课程之后，按照课程教学的要求，对学生进行综合性训练的一个实践性教学环节。主要目的是培养学生综合运用理论知识能力，分析问题和解决问题的能力，以及根据实际要求进行独立设计的能力；了解数字电子电路的一般设计方法，初步掌握数字电子线路安装、布线、焊接、调试等基本技能；熟练掌握电子

2、电路基本元器件的使用方法，训练、提高读图能力；掌握组装、调试方法。二、设计题目及内容1、设计题目：数字电子时钟2、内容和要求：（1）时间以24小时为一个周期；（2）显示时、分、秒；...（3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；（4）根据要求阅读数字时钟电路原理图，阅读教材及查找相关资料，叙述工作原理；（5）画出包含+5伏的稳压电源在内的原理电路图，根据原理图画出对应的印刷电路图，并在图中标出元器件的符号及代码；（6）安装、焊接、连线、调试电路；（7）最后提交调试好的设计作品，撰写并

3、提交实验、调试报告，解答思考题。三、功能及简单工作原理数字电子钟的原理方框图如下图（1）所示。干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发现一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”“时计数器”

4、采用24进制计时器，可实现对一天24小时的累计。。译码显示电路将“时”“分”“秒”计数器的输出状态由七段显示译码器译码，通过六位LED七段显示器显示出来。校时电路是用来对“时”“分”“秒”显示数字进行校对调整的。...本电路由CD4060、74LS74产生秒时钟信号；由CD4518、74LS00组成60进制计数器；CD4511为显示译码及驱动电路；与非门组成校时电路。四、主要部分的实现方案1.秒脉冲电路由晶振32768Hz经CD4060分频为2Hz，再经过74LS74一次分频，即得1Hz标准秒脉冲，提供给时钟

5、计数脉冲。如图示：2.时间计数器电路由CD4518计数器和74LS00...组成时分秒的计数电路。74LS00是4位二进制同步加计数器，它的设置为多片集成计数器的级联提供方便。它具有异步清零，同步并行预置数，保持和计数的功能。引脚图如下CD4518计数器为D型触发器，具有内部可交换CP和EN线，用于在时钟上升沿下降降沿加计数。其引出端排列和功能表分别见图表所示。CD4518虽无专用的进位信号，但在脉动模式可将Q3连接至下一计数器的EN输入端实现级联，同时后者的CP输入保持低电平。CD4518的波形图如图所示．

6、...由图可见，由于单个单元运算是在CP上升沿触发，如将低位的Q3，作为进位信号直接送至高位计数器的CP输入端，将在低位逢8时就提供进位信号，如要实现“逢十进一”，需将Q3经过非门送至高位计数器的CP输入端，显然烦琐、浪费。经济、简捷、正确的方案应是保持高位计数器的CP输入端为低电平，将低位的Q3作为进位信号直接送至高位计数器的EN输入端，用Q3级联有利于取得较大满值，计数到满值后随着时钟上跳Q3产生下跳就可引起高位计数器计数。（１）秒计数器秒个位的方案应是保持秒十位计数器的CP输入端为低电平，将秒个位的Q3

7、作为进位信号直接送至秒十位计数器的EN输入端。秒十位计数单元为6进制，当Q3Q2Q1Q0变成0110时，通过与非门把它的清零端变成0，计数器的输出被置零，跳过0111到1111的状态，又从0000开始，如此就是60进制。同时秒十位上的0110时，要把进位信号传输给“分”个位的计数单元。CD4518利用条件反馈清零的方法可实现60进制。...其中的与非门使用74LS00（2）分计数器分的个位和十位计数单元的状态转换和秒的是一样的，只是它要把进位信号传输给时的个位计数单元。（3）时计数器当“时”十位的Q3Q2Q1

8、Q0为0000或0001时，“时”的个位计数单元是十进制计数器，当他的Q3Q2Q1Q0到1010时，通过与非门使得个位4518上的清零端为0，则计数器的输出直接置零，从0000有开始。当十位的Q3Q2Q1Q0为0010时，通过与非门使得该4518的清零端为0，“时”的十位有重新从0000开始，此时的个位计数单元变成4进制，即当个位计数单元的Q3Q2Q1Q0为0100时，就要又从0000开始计数。这样