EDA课程设计--数字闹钟设计

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1、EDA课程设计设计项目：数字闹钟设计专业：应用电子技术01班设计组员：20107946叶开诗20107941覃洪波20107938胡玉龙指导教师：吴传生设计日期：2012——2013年第一学期重庆大学城市科技学院电气学院34闹钟系统的设计与分析一、系统设计要求二、系统设计制定的方案三、系统的原理及设计框图四、主要VHDL源程序五、系统仿真以及硬件测试六、系统设计的拓展思路七、七段数码管显示的实图34一、系统设计要求设计一个闹钟计时系统，要求能实现以二十四小时进制的时、分、秒的计数以及闹钟的设定，当闹钟设定的时、分与时钟跳

2、动的时、分相同时输出一个信号，促使蜂鸣器发出响声的一个综合计时功能，同时将计时结果、调整的时间及显示时间通过6个七段数码管显示，并且可通过六个设置键，对计时系统的有关参数进行调整。具体系统功能面板如图1.1所示。图1.134二、系统设计制定的方案利用例化语句的形式来编写各个模块的程序，包括三大的模块。1、二十四进制时、分、秒计时模块①小时跳动模块②分钟跳动模块③秒钟跳动模块2、闹钟设定模块3、闹铃模块4、闹钟时钟选择显示模块三、系统的原理及框图1、系统的基本原理闹钟系统的电路是由一个二十四进制计数器和两个六十进制计数器组

3、成的，能够分别对时、分、秒进行计时。秒计数器的计数时钟CLK为1Hz的标准信号。当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。当闹钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号。时、分、秒的计时结果通过4个数码管来动态显示。当闹钟处于计时状态时，三个计数器允许计数；当闹钟处于定时状态时，可以设定时和分；当计时到所设定的时刻时，驱动扬声器发出蜂鸣声。2、系统设计框图34四、主要VHDL源程序以及各个硬件管脚框图4.1计数器顶

4、层文件34LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCLOCKISPORT(EN_S:INSTD_LOGIC;CLK:INSTD_LOGIC;RSET:INSTD_LOGIC;SEL_S:INSTD_LOGIC;ADJ_S:INSTD_LOGIC;HOUR_OUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);MINITE_OUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);SECO

5、ND_OUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);CF_60:OUTSTD_LOGIC_VECTOR(7DOWNTO0);34CS_24:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCLOCK;ARCHITECTUREONEOFCLOCKISCOMPONENTSZPORT(SEL_S:ININTEGERRANGE0TO5;CLK:INSTD_LOGIC;RESET:INSTD_LOGIC;ADJED:INSTD_LOGIC_VECTOR(7DOWNTO0);COUNT24:

6、OUTSTD_LOGIC_VECTOR(7DOWNTO0);CURRENT_24:OUTSTD_LOGIC_VECTOR(7DOWNTO0);CS_24:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;COMPONENTMZPORT(CLK:INSTD_LOGIC;RESET:INSTD_LOGIC;CO_60_CA:OUTSTD_LOGIC;COUNT_60:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;34COMPONENTFZPORT

7、(SEL_S:ININTEGERRANGE0TO5;CLK:INSTD_LOGIC;RESET:INSTD_LOGIC;ADJED:INSTD_LOGIC_VECTOR(7DOWNTO0);CO_60_CA:OUTSTD_LOGIC;COUNT_60:OUTSTD_LOGIC_VECTOR(7DOWNTO0)：CURRENT_60:OUTSTD_LOGIC_VECTOR(7DOWNTO0);CF_60:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;COMPONENTFTPORT(

8、SEL_BUTTON:INSTD_LOGIC;ADJ_S:INSTD_LOGIC;MIN_TIME:INSTD_LOGIC_VECTOR(7DOWNTO0);ADJED_MIN:OUTSTD_LOGIC_VECTOR(7DOWNTO0);SEL_NUM:OUTINTEGERRANGE0TO5);ENDCOMPONEN