数字闹钟 课程设计

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1、数字闹钟主要内容课设内容及要求设计方案电路设计与器件选择整机电路课设内容及要求设计任务设计并制作一个带有校时功能，可定时起闹的数字钟设计指标“时”、“分”十进制显示，“秒”使用分个位显示数码管上的DP点闪烁显示计时以24小时为周期校时功能预设时间启动闹钟，精确到小时设计方案系统组成：秒信号发生器：由LM555构成多谐振荡器走时电路：计数器和与非门组成校时电路：秒信号调节闹钟电路：跳线的方法由计数器、译码器、组合逻辑电路、单稳态电路组成显示电路：译码器数码管完整的电路框图：见P178页图4-3-6电路设计与器件选择-秒信号发生器555定时器的工作原理一、内部电路组

2、成内部电路组成:(1)分压器(3个R)(2)电压比较器(A1、A2）(3)RS触发器(4)反相器(5)晶体管T+–A1+–A2RSQQTRCVTHRDTVCCUO6GND5432178DRRR1端GND地2端TR低电平触发输入3端UO输出4端RD直接清05端CV电压控制，不用时经0.01F电容接地6端TH高电平触发输入7端D三极管集电极8端VCC电源(4.5V~18V)二、引脚功能+–A1+–A2RSQQTRCVTHRDTVCCUO6GND5432178DRRR由555定时器构成多谐振荡器+–A1+–A2RSQQTRCOTHRDTVCCUO6GND543217

3、8DRRR84562731555+VCCuoR1R2CC1+–uCTRTHT截止0.01F多谐振荡器周期84562731555+VCCuoR1R2CC1+–uCTRTH周期:占空比:T提供秒脉冲取R1=1.5K,R2=2.4KC=220uFT≈1S84562731555+VCCuoR1R2CC1+–uCTRTH电路设计与器件选择-走时电路计数器的分析同步计数器：也称并行计数器。计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发，应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。异步计数器：也称串行计数器。各触发器的时钟不是

4、来自同一个时钟源。高位触发器的状态翻转必须在低一位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现。同步清零：把清零信号和时钟信号与或者与非处理后输入到清零端，同步清零可以保证状态在时钟的有效期内不会改变。异步清零：清零信号直接输入到清零端。同步置数：输入端获得置数信号后，只是为置数创造了条件，还需要再输入一个计数脉冲CP，计数器才能将预置数置入。异步置数：与时钟脉冲CP没有任何关系，只要异步置数控制端出现置数信号，并行数据便立刻被置入。741607416174163741917419374190型号清零方式计数模式十进制加法4位二进制加法4位二进制

5、加法单时钟4位二进制可逆双时钟4位二进制可逆单时钟十进制可逆同步CP同步方式预置数方式异步异步（低电平）异步（低电平）同步（低电平）无异步（高电平）无同步同步同步异步异步异步7429374290双时钟4位二进制加法二-五-十进制加法异步异步无异步几种集成计数器：16151413121110123456789QAQDQDQCQBQAQBQCVCCETETEPEPCPAABBCCDDRDLDRCO串行进位输出允许允许GND时钟清除输出数据输入置入74LS16074LS160管脚图同步十进制计数器74LS160ETEPRDLDRCOCPABCDQAQBQCQD时钟脉冲

6、（上升沿有效）异步清零端（低电平有效）同步预置数控制端（低电平有效）数据输入端输出端计数（使能）控制端（高电平有效）进位输出端01111计数0X11X保持X011X保持(RCO=0)XX01并行输入74LS160功能表XXX0X清零EPETLDRDCP功能ETEPRCOABCDQBQCQDQALDRD74LS16074LS160功能：例.用一片74LS160构成六进制计数器。QDQCQBQA000000010010001101000101六个稳态清零1、复位法0110+5VETEPRCABCDQBQCQDQALDCLR74LS160CP&11说明：0110状态非

7、常短暂，不能算在计数循环中。QDQCQBQA000000010010001101000101六个稳态准备置零2、置数法1：说明：0101状态占一个CP脉冲，要算在计数循环中。+5VETEPRCOABCDQBQCQDQACLRLD74LS160CP&11例.用74LS160构成二十四进制计数器。（1）需要两片74LS160（2）接成十进制（3）片间进位（4）24进制的复位或置数：TPRCOABCDQBQCQDQALDRD74LS160TPRCOABCDQBQCQDQALDRD74LS16011,,,,CLR&应该在QDQCQBQAQDQCQBQA＝00100100

8、时清零。,,,,,,,,