组合逻辑电路设计2

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1、实验3.4组合逻辑电路设计2一、实验目的1.用译码器实现组合逻辑电路的设计。2.用数据选择器设计组合逻辑电路的设计。二、实验原理中规模集成电路（MST）是一种具有专门功能的集成功能器件。常用的MSI组合功能器件有译码器、编码器、数据选择器、数据比较器等。借助于器件手册提供的功能表，弄清器件各引出端（特别是各控制输人端）的功能与作用，就能正确地使用这些器件。在此基础上应该尽可能地开发这些器件的功能，扩大其应用范围。对于一个逻辑设计者来说，关键在于合理选用器件，灵活地使用器件的控制输入端，运用各种设计技巧，实现任务要求的功能。设计者可以将要实现的逻辑函数

2、表达式进行变换，尽可能变换成与某些中规模集成器件的逻辑函数表达式类似的形式。如果需要实现的逻辑函数表达式与某种屮规模集成器件的逻辑函数表达式形式上完全一致，则使用这种器件最方便；如果需要实现的逻辑函数是某种中规模集成器件的逻辑函数表达式的一部分，例如变量数少，则只需对中规模集成器件的多余输入端作适当的处理（固定为1或固定为0）,也可以很方便地实现需要的逻辑函数；如果需实现的逻辑函数的变量数比中规模集成器件的输入变量多，则可以通过扩展的方法来实现。1・用译码器设计组合逻辑电路74138是1个3线-8线译码器，它是一种通用译码器。其逻辑符号如图3.4.1

3、所示，其中，人2、Ai、是三个地址输入端，它们共有8种状态的组合，即可译出8个输出信号斤、斤…巧端。该译码器设置了SA、石、和三个使能输入端，仅当Sa、Sb、Sc分别为H、L、L时，译码器才正常译码。否则，译码器不实现译码，即不管译码输入矩、A】、A。为何值，8个译码输出広、彳…巧乂都输出高电平。译码输入使能输入图3.4.174LS1383线-8线译码器逻辑符号表3.4.174LS138集成译码器功能表输入输出SaSb+ScA2AiAo岭乙r25场E人XHXXXHHHHHHHHLXXXXHIIHIIIIHHHHLLLLLHHHHHHHHLLLHHLH

4、HHHHHHLLIILHIILIIII11H11HLLHHHHHLHHHHHL11LLHHHHLHHHHLHLHHHHHHLHHHLHHLHHHHHHLHHLHHHHHHHHHHL根据表3.4.1中74LS138功能表，3线-8线译码器的控制端SA=1时，若将鶴、入、九作3个输入逻辑变量，则8个输出端给出的就是这3个输入变量的全部最小项叫〜加7。利用附加的门电路将这些最小项适当地组合起來，便口J以产生任何形式的三变量组合逻辑函数。同理，由于n位二进制译码器的输岀给岀了n变量的全部最小项，因而用n变量二进制译码器和“或”门（当译码器的输出为原函数叫〜®

5、时）或者“与非”门(当译码器的输出为反函数“)〜m2„W)一定能获得任何形式输入变量数不大于n的组合逻辑函数。例如：试利用3线一8线译码器74LS138设计一个组合逻辑电路，具输出的逻辑函数式为Z=AC+ABC+ABC解：事先将函数式给定的逻辑函数化为最小项Z和的形式，得到：Z=AC+ABC+ABC=ABC+ABC+ABC+ABC=m3+m4+m5+=+m4+m5+m6=•m4•m5•m6只要令74LS138的输入A2=A.AlB、A。二C,则它的输出忘〜可就是上式亦〜兀，由于这些最小项在74LS138的输出以反函数形式给出的，所以还需要把Z变换为兀

6、〜兀。因此，只需要在74LS138的输出端附加1个带有4输入“与非”门，即可得到Z的逻辑电路。如果译码输出为原函数形式，则只要把上述“与非”门换成“或”门就行了。2.用数据选择器设计组合逻辑电路74153是一个双4选1数据选择器，其逻辑符号如图3.4.2所示，功能表见表3.4.2。一片74153中有两个4选1数据选择器，H每个都有一个选通输入端，输入低电平有效。应当注意到：选择输入端化、A。为两个数据选择器所共用；从功能表3.4.2可以看出，数据输出Y的逻辑表达式为：Y=ST[Wo+Dx(A/。)+$GMo)+D3(AA))]即当选通输入商=0时，若

7、选择输入A】、A。、分别为00、01、10、11,则相应地把D。、口、D?、D：＜送到数据输出端Y去。当S21吋，Y恒为L(0)。数据输出选通输入cSTYAi扌74153输入A。c＞（）D

8、D2D31111数据输入图3.4.2双4选1数据选择器74153表3.4.2双4选1数据选择器74153功能表输入输出AiA2DoDiD2D3STYxxxxxxHLLLLxxxLLLLHxxxLHLHxLxxLLLHxHxxLHHLxxLxLLHLxxHxLHHHxxxLLLHHxxxHLH使用数据选择器进行电路设计的方法是合理地选用地址变量，通过对函数的运算变换

9、，确定齐数据输入端的输入方程。（1）当输入变量小于数据选择器的地址端时，只需将高位地址端接地及相应的数据输入