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《时域频域分析报告机理(国外经典教材)》由会员上传分享,免费在线阅读,更多相关内容在应用文档-天天文库。
1、实用标准武汉理工大学硕士研究生课程大作业课程:《高速数字电路仿真与设计》开课学院:信息工程学院学期:2010-2011年度第2学期成绩时域频域分析机理姓名陈凯学号104972103056院系信息工程学院专业通信与信息系统班级信研1006提交时间:2011年6月20日文档实用标准文档实用标准目录摘要11引言22时域频域概念32.1时域32.2频域43时域频域的关系53.1傅里叶变换53.2信号的频谱73.3傅里叶逆变换94信号带宽114.1带宽与上升时间114.2带宽与时钟频率154.3实际信号的带宽164.4测量的带宽184.
2、5模型的带宽194.6互连线的带宽215参考文献23文档实用标准时域频域分析机理摘要:时域和频域作为信号的基本性质,从不同方式来分析信号。时域相对比较熟悉,频域则非常有助于理解和掌握许多信号完整性效应,两者之间可通过傅立叶变换相互转换。而上升时间和带宽,前者是时域中的术语,后者是频域中的术语,它们是紧密联系的。关键词:时域频域上升时间带宽Abstract:Timedomainandfrequencydomainasthebasicnatureofthesignalfromthedifferentwaystoanalyzethe
3、signal.Relativelyfamiliarwiththetimedomain,frequencydomainisveryhelpfultounderstandandmasterthemanyeffectsofsignalintegritybetweenthetwocanbeFFTconversion.Therisetimeandbandwidth,theformertermisthetimedomain,frequencydomain,whichistheterm,theyarecloselylinked.朗读显示对应
4、的拉丁字符的拼音 字典Keyword:TimeDomainFrequencydomainRisetimeBandwidth文档实用标准1引言在高速信号完整性分析中,可以从时域和频域两个不同的角度去分析。就时域来说,信号的波形在示波器上回显示出来各种各样的形态,我们关心的是:信号的上升时间、下降时间、幅值,占空比,等等参数,对于不同的信号有不同的要求,比如时钟信号,有的原始驱动时钟信号,要求占空比要严格的做到50%,有的是一种触发的时钟,占空比小于50%,对于高速的电路,我们要学会从时域来分析波形的质量,尤其是对于上升和下降时间
5、。 一个重要的概念:当信号的上升时间和下降时间小于6倍的传输线延时,信号的特性就会呈现高速的特点。这是一个判断信号是不是高速信号的关键。信号的频宽:频宽=0.318/上升时间。这是一个极为重要的公式,它所代表的是,一个信号所含的最高频率分量。决定信号频宽的是信号的上升时间,而不是信号的频率。 对于频域来说,大概有8种波形,可以让我们分析:矩形方波,锯齿波,梯形波,临界阻尼指数脉冲波形,三角波,余旋波,余旋平方波,高斯波。对于各种波形,我们都可以用一种方法来分析,就是傅立叶变换,将时域的波形转化到频域来分析。 频域包
6、含了更多的信息,有拐点频率,谐波分量等等。我们关心的是高频谐波分量如何减少,这需要更多的公式和电路理论。文档实用标准2时域频域概念时域和频域是信号的基本性质,这样可以用多种方式来分析信号,每种方式提供了不同的角度。解决问题的最快方式不一定是最明显的方式,用来分析信号的不同角度称为域。时域频域可清楚反应信号与互连线之间的相互影响。2.1时域时域是真实世界,是惟一实际存在的域。因为我们的经历都是在时域中发展和验证的,已经习惯于事件按时间的先后顺序地发生。而评估数字产品的性能时,通常在时域中进行分析,因为产品的性能最终就是在时域中测
7、量的。如下图2.1所示的时钟波形。图2.1典型的时钟波形由上图可知,时钟波形的两个重要参数是时钟周期和上升时间。图中标明了1GHz时钟信号的时钟周期和10-90上升时间。下降时间一般要比上升时间短一些,有时会出现更多的噪声。时钟周期就是时钟循环重复一次的时间间隔,通产用ns度量。时钟频率Fclock,即1秒钟内时钟循环的次数,是时钟周期Tclock的倒数。Fclock=1/Tclock文档实用标准上升时间与信号从低电平跳变到高电平所经历的时间有关,通常有两种定义。一种是10-90上升时间,指信号从终值的10%跳变到90%所经历
8、的时间。这通常是一种默认的表达方式,可以从波形的时域图上直接读出。第二种定义方式是20-80上升时间,这是指从终值的20%跳变到80%所经历的时间。时域波形的下降时间也有一个相应的值。根据逻辑系列可知,下降时间通常要比上升时间短一些,这是由典型CMOS输出驱动器的设计造成的。
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