电子系统仿真与vhdl1new

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1、电子系统仿真与VHDLVHDL-语义、语法和结构VHDL的历史1980美国制定VHSIC(VeryHighSpeedIntegratedCircuits)计划。1983IBM、TI和Intermetrics联合开发语言和仿真工具(VHDL)主要考虑自顶向下的设计和工艺进步引起的系统升级。1987美国国防部(DOD)要求所有数字电路用VHDL描述,并决定F-22战斗机项目采用VHDL,发布IEEE1076-1987。1993发布IEEE1076-1993。1996基于IEEE1076-1993的仿真和综合工具问世。IE

2、EE1076.3使用综合工具的程序包标准。IEEE1076.4(VITAL)：ASIC和FPGA建库。1997发布IEEE1076.1即同时能够描述数字和模拟集成电路的VHDL语言标准(VHDL-AMS)。2000和2002，一些小的修订2008发布IEEE1076-20082VHSIC计划VHDL（VHSICHardwareDescriptionLanguage）是美国国防部在70年代末和80年代初提出的VHSIC(VeryHighSpeedIntegratedCircuit)计划的产物。VHSIC计划的目标当时是

3、为下一代集成电路的生产，推出在IC设计与制造应达到的工艺极限(1Mcmos、1万门和40MHz)。工艺方面的目标实现以后，但当时的工具很难完成10万门级的设计。由于工具差不多是建立在门级基础之上，完成10万门级设计，必须制订一项新的HDL的描述方法。3采用HDL的一般设计流程设计要求测试平台设计结构设计设计输入功能仿真逻辑综合时序分析物理实现时序仿真4VHDL的设计单元初级设计单元初级设计单元公用共用设计数据设计数据CONFIGURATIONcfg1OFent1ISENTITYent1IS...PACKAGEpkg1IS.

4、..ENDCONFIGURATIONcfg1;......NEDPACKAGEpkg1ENDENTITYent1;ARCHITCTUREarch3OFent1IS...PACKAGEBODYpkg1ISARCHITECTUREarch2OFent1IS......ENDPACKAGEBODYpkg1;ARCHITECTUREarch1OFent1IS...BEGIN次级设计单元...ENDARCHITECTUREarch1;V次级设计单元HDL的设计单元5实体（entity）实体(ENTITY)是设计的基本模块和设计的初级单

5、元，在分层次设计中，顶层有顶级实体，含在顶级实体中的较低层次的描述为低级实体。靠配置把顶层实体和底层实体连接起来。在电路图设计中实体即电路符号(Symbol)，符号规定了电路的符号名、接口和数据类型。由连线（或信号）将符号互连建立设计所需的电路图，互连线生成的网表，在设计实现之前一直是设计验证（Verify）的仿真模型（Model），并在设计验证后，由网表向(PCB和ASIC)布线工具提供所需的连接信息和层信息下面是传统设计中用R-S触发器符号的例子(右边是符号图，左边是VHDL的设计描述)6实体（entity）SetQ

6、RSFFResetQB实体语句用关键词ENTITY开头，实体名rsff是实体描述的符号名，用END结束实体语句。在ENTITY实体语句的说明部分，常用PORT语句描述实体对外界连接的端口(数目、方向和数据类型)，实体rsff有四个端口，IN模式是Set/Reset，输出Q/QB是BUFFER(缓冲)模式，都为BIT类型。实体说明中还可说明数据类型、子程序和常量等数据信息，以及在实体语句中描述设计经常用到的判断和检查信息。7实体（entity）输入输出端口类型端口形式说明IN单向输入模式，外部信息通过该端口读入实体OUT

7、单向输出模式，内部信号通过该端口从实体输出输入输出双向模式，既可以输入外部信息，也可以输INOUT出内部信息缓冲输出模式，与单向输出模式不同的是该端口信号BUFFER既可以输出，同时还可以在程序中作为一般信号在逻辑表达式的输入使用OUT与BUFFER的区别8结构体（architecture）结构体描述实体的行为功能，一个实体可以有多个结构体，例如一种结构体为实体功能的行为描述，另一种可能为结构描述。rsff符号下的线路图描述rsff网表，在VHDL中与线路图对应的语法单元即结构体。结构体以行为、数据流和结构等多种方式描述实

8、体。U1B结构体名Set结构体说明区结构体语句区ResetBNU2用到的元件均应在结构体说明中说明接口9结构体语句区用并行语句以RTL、数据流和结构等描述设计结构体（architecture）数据流描述行为描述（RTL）10程序包（package）程序包(package