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1、第33卷第5期电子工程师Vol.33No.52007年5月ELECTRONICENGINEERMay2007NiosSoC系统中的BCH编解码IP核的设计苏勇,张剑峰,尹廷辉(解放军理工大学通信工程学院,江苏省南京市210007)摘要:在编码理论中,BCH码是一种得到深入研究的循环纠错码。SoC(片上系统)设计是电子设计的发展方向。BCH码的SoC实现方法和传统的多片实现方法相比,在工程上具有便捷、小型化及高速等特点。文中分析了使用SoC设计方法完成BCH编解码的设计思路;给出了BCH编码、Berleka2mp
2、译码以及CPU接口的实现细节;同时给出了重要模块的仿真结果。关键词:BCH;SoC;Berlekamp译码;伴随式中图分类号:TN914.533例,它的本原多项式p(x)假定为p(x)=x+x+1,基0引言3本元素α定义为p(x)=0的根,GF(2)中的元素可以循环码是最重要的一类线性分组纠错码,而BCH计算如下:3码又是目前发现的性能很好且应用广泛的循环码,它0:模(α+α+1)=0030具有严格的代数理论,对它的理论研究也非常透彻。α:模(α+α+1)=α=1131BCH码的实现途径有软件和硬件两种。软件实
3、现方α:模(α+α+1)=α232法灵活性强且较易实现,但硬件实现方法的工作速度α:模(α+α+1)=α33快,在高数据速率和长帧应用场合时具有优势。FPGAα:模(α+α+1)=α+1432(现场可编程门阵列)为DSP算法的硬件实现提供了α:模(α+α+1)=α+α5321很好的平台,但如果单独使用一片FPGA实现BCH编α:模(α+α+1)=α+α+1632解码,对成本、功耗和交互速度都不利。最新的SoCα:模(α+α+1)=α+1730(片上系统)设计方法可以很好地解决这个问题。α:模(α+α+1)=α8
4、31本文基于Altera公司的Nios软核+可编程资源α:模(α+α+1)=α的SoC平台设计了BCH编解码IP核,这样,在Nios系⋯⋯统中可以将BCH码作为一种片内资源进行调用,在工BCH码的编码取决于其生成多项式,令<2i-1(x)2i-1程设计上具有积极的意义。是加罗瓦域元素α的最小多项式,则可以纠正t个错误的BCH码的生成多项式为:1BCH码g(x)=lcm{<1(x),<3(x),⋯,<2t-1(x)}BCH码于1960年前后发明,可以纠检多个错误。有了生成多项式,BCH编码与普通的循环码编码[1]
5、m通常的二进制BCH码元是取自加罗瓦域GF(2)。相同,使用除法电路可以实现。对于参数m和可纠错码元数目t,BCH码的码长为n一个复杂度较低的BCH译码算法对于BCH码的mm-1=2-1,对于m≥3,t<2的BCH码,监督码元数应用有着重要的意义。BCH译码可以分为伴随式计目n-k=mt;dmin≥2t+1。同时,BCH码元多项式的算和Berlekamp迭代译码两部分。设接收码元多项式m32t-1根为GF(2)中的元素α,α,⋯,α。例如一个m=为r(x),由于生成多项式的性质,如果传输过程中信232t6,t=
6、3的BCH码,其参数为:n=63,n-k=18,dmin=道没有引入错误,α,α,α,⋯,α应是r(x)的根。因7。这就构成了可以纠正3个错误的(63,45)BCH码。此,伴随式计算即将加罗瓦域中的元素代入接收码元BCH码基于加罗瓦域,BCH编解码的运算也是域多项式,如果所有伴随式结果都为0,则说明没有错内的闭合运算。加罗瓦有限域产生于一个本原多项误,否则就有错误。如果只使用BCH码进行检错,则mm3式,GF(2)有限域内有2个元素。以GF(2)域为译码过程就结束了。伴随式计算结束后,如果有错,首先需要计算错误
7、位置多项式δ(x),译码的核心主要集中在这一步上。收稿日期:2006210220;修回日期:2006212225。·18·第33卷第5期苏勇,等:NiosSoC系统中的BCH编解码IP核的设计·通信技术·Berlekamp迭代算法不仅求解了错误位置多项式的关串变换进入编码器后,一方面直接输出,同时送入除法[2]键方程,而且运算速度快,可以说它解决了BCH码电路,当信息码元输入结束后,开关进行相应的变换,[1]译码的工程实用问题。其次,使用钱搜索找出δ(x)存在寄存器中的监督码元输出。图3为(31,16)BCH的
8、根,即错误位置。最后,由于是二进制编码,只需把编码的RTL(寄存器传输级)仿真结果。相应位置的码元取反就完成了整个译码过程。2BCH编解码IP核的设计2.1整体设计及CPU接口[3]在NiosⅡ系统中,平台免费提供了各种常用接口IP核以及对这些外设的驱动程序包,例如UART接口、Flash接口等。作为一个自行设计的IP核,需要挂接在NiosⅡ系统的Avalon总线上。这个过程使用图3B
