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1、集成电路应用基于DSPBuilder的数字下变频器的FPGA设计121马涛,陈娟,单洪(1.电子工程学院,安徽合肥230037;2.炮兵学院,安徽合肥230037)摘要:数字下变频是软件无线电的核心技术之一。阐述了多级抽取结构数字下变频器的原理,介绍了系统级设计的新方法,利用系统工具DSPBuilder给出了数字下变频器的FPGA设计方法,讨论了各个抽取滤波器的性能要求。用双边带调幅信号(DSB)作为激励信号,给出了具体的仿真验证。关键词:软件无线电数字下变频FPGADSPBuilder软件无线电是以具有开放性、通用性、可扩展性的1系统级设计新方法最简
2、单硬件为平台,通过加载各种应用软件来实现各种数字下变频器的传统设计方法是将系统设计和具无线电功能,借以适应不同用户、不同应用环境的需求。体实现分隔开来进行,因此存在开发复杂、设计周期长但由于受A/D转换器和DSP器件硬件水平的制约,目和开发费用昂贵等缺点。本文采用DSPBuilder系统级工前软件无线电大多采用数字上、下变频技术来实现,其具进行设计,从系统设计到具体实现做出了很多革新。结构如图1所示。在下变频的具体实现中,常见的是使它架构在多个软件之上,把系统级和RTL级两个设计领用专门的DSP芯片(如Harris公司的HSP50214系列),域的设计
3、工具结合起来,最大程度地发挥了两种工具的但专用芯片串行执行指令的特点使得其在高速信号处优势,并且提供了一个从MATLAB/Simulink直接到FP-理中无法满足设计需要。高性能大规模可编程逻辑器件GA硬件实现的设计接口。DSPBuilder极大地简化了硬件的出现,使得在FPGA中用软件实现数字下变频成为可实现流程,同时提供了系统仿真测试功能,使利用FPGA能,并且FPGA丰富的片内资源和并行的处理速度已经设计并实现数字下变频器更加灵活,更容易开发。其开使其成为设计的首选。图2为多级抽取数字下变频器的发流程如图3所示。原理框图。2数字下变频器的结构本文
4、利用系统工具DSPBuilder对多级抽取结构的数数字下变频器的功能是从输入的宽带数字信号中字下变频器的FPGA设计进行具体讨论和分析,并进行提取所需要的窄带信号,并将其下变频为数字基带信仿真验证。从仿真结果可以看出,本设计可以满足软件号。在多速率信号处理中,数字下变频器的基本结构如无线电中宽带数字解调的要求。《电子技术应用》2006年第7期本刊邮箱:eta@ncse.com.cn93集成电路应用在数字下变频器中,需要一对正交的正、余弦信号进行正交解调。因此,NCO需要两个ROM查找表(正弦和余弦)。为提高速度,相位累加器采用流水线技术,即把在一个时钟
5、内要完成的逻辑操作分成几步较小的操作进行设计,并插入几个时钟周期来提高系统的数据吞吐率。而查找表正弦信号一个周期的离散值利用matlab命令来实现。整个设计是采用DSPBuilder工具在Simulink中建模实现的。图4所示。3.2积分梳妆滤波器的FPGA设计在图4中,A/D输出的已调信号X(n)经过正交混频积分梳状滤波器由积分器和梳状滤波器级联而成。和D倍抽取后得到正交基带信号I(m)、Q(m)。正、余弦为了加大阻带衰减,通常采用多个积分滤波器级联。若信号由数控振荡器(NCO)产生。抽取器的第一级抽取因采用N个积分滤波器级联,其幅频响应为:子往往很
6、大,在总的抽取因子中所占的比重也非常大。Njwsin(wD/2)NNwD-Nw由于积分梳状滤波器(CIC)无需乘法运算,可以实现高HN(e)=!sin(w/2)"=D·Sa#2$Sa#2$(1)速滤波,所以CIC滤波器一般用在第一级。CIC滤波器式中,D为抽取因子,N为级联数。具体实现结构如图6在选择抽取因子时,应注意避免通带衰减过大,同时也所示。要避免抽取后通带混叠过大。一般情况下,抽取后通带CIC滤波器有两个参数:D、N。通常情况下,根据要求的相对带宽小于1/8即可。首先确定抽取因子D,由于CIC滤波器的阻带衰减与带由于CIC滤波器的通带特性和抗混
7、叠特性不是很内容差跟N成正反比,设计时阻带衰减与带内容差应折好,在CIC滤波器和FIR滤波器之间有多级半带滤波器中考虑,CIC滤波器的级联数不宜过多,一般以5级为限。(2倍抽取器),但级数不宜过多,通常在1～5级之间。若在进行硬件设计时,每一级必须保留足够的运算精FIR滤波器的通带相对带宽很小,则只需一级2倍抽取度,否则可能引起溢出错误或运算精度的降低。因此,数据器即可;若FIR滤波器的通带相对带宽比较大,则2倍必须采用2的补码,寄存器中所存数据值的范围应大于、抽取器的级数也就要多一些,但不宜超过5级。等于整个滤波器最后输出的最大数值范围。为了节省资F
8、IR滤波器作为整形滤波器放在最后一级,一般不源,可根据输出结果的误差,对各级数据进行截位或舍位
