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1、之‘牙二全的劣匀霉容穷FPGA霉劣穷吩象处理图芯片在视频图像实时处理中的应用闻健明一、视频图像实时处理的特点及方法二、FPGA芯片的开发与设计FPGAFieldProgrammablegatearraty视频图像处理的特点是处理的数据量大及是处理过程的实时性。所谓实时性是指图像数据的缩写,中文译为“现场可编程门阵列”。这是,为一种高集成度的用户可编程,的传输和处理是以一定的速度连续进行的AsIC芯片其内,,保持这一连续性图像数据的处理速度不能低部有丰富的可编程模块资源每个模块内均有于图像数据的传输速度,或者说图像数据的处组合逻辑函数发生器和触发器,这些模块在芯理不应导致图像数据传输的
2、阻塞、中断或图像片内部以阵列方式分布,各模块间可编程连线数据的丢失。否则的话,图像数据的处理过程资源丰富,芯片内部有高速、高扇出、低漂移就失去了实时性。的全局时钟网络,特别适用于流水线方式的数为保证有足够高的处理速度,视频图像实据处理。,时处理系统最常见的设计方案就是采用硬件实FPGA芯片开发与设计的关键在于将现实时处理算法。设计思想正确地映射到芯片的物理结构中去,,作为一个数字电路系统视频图像数据的这就要求设计得严格按照FPGA芯片的物理实时处理、一个,过程是按照系统时钟一个节拍结构特点画原始设计电路图并按照开发系统节拍地进行的,由于视频图像数据量大,在一的命名规则对网络和模块进行
3、命名,以使开发个系统时钟周期内不可能完成实时处理算法,系统能够按照设计要求进行逻辑分割和映射。为满足视频图像数据处理的实时性要求,常常、FPGA采用流水线设计方法。该方法将实时处理算法三芯片在视频图像,实时处理中的实际应用裂解成一系列比较简单的级联子函数每一个特定的子函数都能在一个系统时钟周期内由一在实时图像处理机中,数据处理子系统有个电路模块来实现。A、B二路16bit的同步图像数据,其相位完在每一个系统时钟周期内,每一个电路模全一致,数据保持时间均为6.6ns,传输速度PS。F块都对前级送来的输人数据完成一个特定的子均为巧MS要求实时完成二A+B这一,。,。函数算法并将结果保存在
4、锁存器内下一个算法并月对最终运算结果F进行穷创益出控制,,z系统时钟周期到来时将结果输出到后级电路为实现该算法在触发器频率为125MH,模块同时对前级送来的新的数据开始进行同的FPGA芯片内部设计了一个16bit的加法样特定的。,0bit子函数运算器考虑到前级进位第位和本级进位第,17,这样视频图像数据的实时处理过程就按bit位该加法器共用18个可编程逻辑模块、一个节拍地进行,(,B。照系统时钟一个节拍像流CLB)其中每个CL完成一个恤位运算,一个CB5.sns,水线一样其中每一个电路模块就像一道道固L本身产生的传输延时为,定的工序一样实时实现各自特定的子函数运前一个bit位CLB与
5、后一个bit位CLB之间的算,而整个视频图像实时处理系统最终能够实布线传输延时为1.4ns,若要完成t18个bi位的。,:现比较复杂的实时图像处理功能运算产生的传输延时为5.sns又18+l.4ns义17=122_sns—34—加上该加法器前级电路的数据输出延时线,而这些连线的传输延时取决于自动布局线..,6Ons及布线传输延时14ns后级电路的数据的结果,是随机的,不可预料的,因此也是不..,输人建立时间6ons及布线传输延时14ns可控制的。显然,在FPGA芯片中使用这种则实际完成18个,bit位的运算产生的传输组合电路设计方法是满足不了实时图像处理的.:延时为时序要求的122.
6、sns+6.OnsXZ+l.4nsxZ.ns=1376FPGA的结构特点决定了它最适用于时显然,在6.6ns的数据保持时间内是完序电路设计方法,故此,实时图像处理机采用。不成F二A+B这一算法的第二种方法做设计。此时,控制信号发生电路为实现实时处理,在设计输人阶段用计算在芯片内是由许多工作在流水线方式下的,,,机做了大量的模拟运算并对FPGA芯片的CLB共同实现的它们之间是级联的关系,,内部结构做了仔细分析在分析结果的基础每个CLB与前一个CLB只有一根连线这上,,,增加了冗余项将该算法函数裂解为25些CLB使用同一个系统时钟它们在芯片内,0bi。个子函数其中24个子函数完成第t位部
7、的位置是可以预先指定的在预先布局定位,,至第16bit位的加法运算第25个子函数完的情况下CLB之间的连线延时可缩小为最..,,成第17bit位的进位逻辑每个子函数均可小值14ns相对于系统时钟周期“6ns而,,,。在一个CLB内实现并依照设计时序要求言完全可以忽略不计这样就满足了实时图将这些CLB按照FPGA的结构特点在芯片内像处理的时序要求,电路实验的结果证明完全预先布局定位,结果把完成上述算法产生的传符合设计要求。输延时压缩到了68ns,在此基础上,
