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时间:2019-03-07
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1、电子科技大学UNIVERSITYOFELECTRONICSCIENCEANDTECHNOLOGYOFCHINA专业学位硕士学位论文MASTERTHESISFORPROFESSIONALDEGREE(电子科技大学图标)论文题目基于40nm的SARADC技术研究专业学位类别工程硕士学号201222030105作者姓名闫小艳指导教师李竞春副教授分类号密级注1UDC学位论文基于40nm的SARADC技术研究(题名和副题名)闫小艳(作者姓名)指导教师李竞春副教授电子科技大学成都(姓名、职称、单位名称)申请学位级别硕士专业学位类别工程硕士工程领域名称集
2、成电路工程提交论文日期2015.03.25论文答辩日期2015.5.11学位授予单位和日期电子科技大学2015年6月30日答辩委员会主席评阅人注1:注明《国际十进分类法UDC》的类号。TECHNICALRESEARONSARADCBASEDON40nmAMasterThesisSubmittedtoUniversityofElectronicScienceandTechnologyofChinaMajor:MasterofEngineeringAuthor:YanXiaoyanAdvisor:AssociateProf.LiJingchun
3、School:SchoolofMicroelectronicsandSolid-StateElectronics独创性声明本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所知,除了文中特别加以标注和致谢的地方外,论文中不包含其他人已经发表或撰写过的研究成果,也不包含为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。作者签名:日期:年月日论文使用授权本学位论文作者完全了解电子科技大学有关保留、使用学位论文的规定,有权保留并向国
4、家有关部门或机构送交论文的复印件和磁盘,允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。(保密的学位论文在解密后应遵守此规定)作者签名:导师签名:日期:年月日摘要摘要逐次逼近型SARADC(successiveapproximationA/Dconverter)具有结构简单、节省功耗的特点,因此随着工艺尺寸的减小,SARADC相对于其他ADC架构(例如pipelinedADC)逐渐显示出两大优势:(1)组成SARADC大部分电路为数字电路,
5、在深亚微米及纳米级工艺下,数字电路可以达到更快的速度。(2)SARADC不需要一个高增益高带宽的运放来获取足够的线性度。一个高性能的运放不仅要占用较大的功耗,同时还要受到短沟道效应和电源电压的限制。这些SARADC的优势使其在低压低功耗应用领域逐渐受到设计者的青睐。本文基于40nmCMOS工艺,对逐次逼近型SARADC的系统架构和关键单元电路进行了深入的研究和分析,并设计了一个12位1MS/s的SARADC。首先,为了获得较优的系统架构,本文首先分析了DAC中影响系统性能的一些因素,主要包括电容失配,分段结构,寄生电容等。根据分析和推导结果
6、,选取了全差分tri-level结构为DAC的基本架构。根据工艺厂商提供的单位电容值和失配的关系对DAC进行了MATLAB建模,选取了合适的单位电容值和分段结构,以保证在满足精度要求的前提下,尽量减小采样电容的值和功耗。然后着重研究了栅压自举开关、动态比较器和时序控制电路。由于本文的设计目标为12位的ADC,用传统的latch作比较器难以达到想要的精度。因为动态比较器与传统的静态比较器相比,不需要偏置电路,没有静态功耗,因此比较器选用了一个两级的动态比较器,第一级为动态预放大,第二级为latch。着重分析了影响动态比较器噪声的主要因素,并分
7、析了减小动态比较器噪声的方法。最后,分析了深亚微米及纳米工艺下的STI效应和WEP效应,并介绍了在电路和版图中解决STI效应和WEP效应的方法。基于40nmCMOS工艺完成了各个关键单元电路以及整体SARADC版图的实现,并对整个12位1MS/sSARADC进行了后仿验证。后仿结果表明:在采样频率为1MHz,输入信号频率为456KHz的条件下,ADC的信号噪声失真比(SNDR)为73.77dB,无杂散动态范围(SFDR)为81.99dB,有效位数(ENOB)为11.96位。另外,所设计的ADC的功耗为0.67mW,2版图面积为0.169mm
8、。关键词:逐次逼近型ADC,40nm工艺,MATLAB建模,动态比较器IABSTRACTABSTRACTSuccessiveApproximationRegister(SAR)A
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