数字系统设计与实验cpld

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1、数字系统设计与实验学院：信息与电子学院专业：通信工程班级：05211001姓名：闫郡学号：1120101263时间：周二下午座位号：23实验一秒表计数器的设计一、实验目的：通过设计实现四种频率可选的二位显示秒表，以熟悉VHDL语言编程。二、实验流程：系统整体由分频器、多路选择器和计数器三个原件组成。输入信号有4个，分别为复位信号（低有效）、时钟（提供整个系统的时钟信号）、选择器输入Sel1、Sel0（选择不同的频率输入）。输出引脚有8根，分别为个位count5(3downto0)和10位count10(3downto0)的计数（注意：仿真结

2、果使用16进制显示该两个输出信号的值）。分频器模块设计：选用计数器模块实现，如下所示:if(rst=’0’)thencount<=”0000”elsif(clk’eventandclk=‘1’)thencount<=count+1;endif;clk1<=count(0);clk2<=count(1);clk4<=count(2);clk8<=count(3);多路选择器模块设计：使用选择语句来实现：caseseliswhen“00”=>clk<=clk1;when“01”=>clk<=clk2;when“10”=>clk<=clk4;wh

3、en“11”=>clk<=clk8;whenothers=>null;endcase;计数器模块的实现：在本设计中总共要设计两个计数器分别用于实现个位（9-0）,十位（5-0）的计数。代码：libraryIEEE;；库（library）useIEEE.std_logic_1164.all;；包集合（package）useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitymiaobiaois；实体（entity）port(clk:std_logic;rst:std_lo

4、gic;sel1:std_logic;sel0:std_logic;count5:outstd_logic_vector(3downto0);count10:outstd_logic_vector(3downto0));endmiaobiao;architecturebehaofmiaobiaois；构造体（architecture）signalcount:std_logic_vector(3downto0);signalcount0:std_logic_vector(3downto0);signalcount1:std_logic_vec

5、tor(3downto0);signalsel:std_logic_vector(1downto0);signalclk1:std_logic;begin；功能描述语句sel(0)<=sel0;sel(1)<=sel1;count5<=count0;count10<=count1;process(rst,clk)beginif('rst=0')then；分频count<="0000";elsif(clk'eventandclk='1')thencount<=count+1;endif;endprocess;process(sel)begin

6、caseselis；多路选择when"00"=>clk1<=count(0);when"01"=>clk1<=count(1);when"10"=>clk1<=count(2);when"11"=>clk1<=count(3);whenothers=>null;endcase;endprocess;process(rst,clk1)beginif(rst='0')thencount0<="0000";；复位count1<="0000";elsif(clk1'eventandclk1='1')thenif(count0/="1001")the

7、n；个位计数count0<=count0+1;elsecount0<="0000";if(count1/="0101")then；十位计数count1<=count1+1;elsecount1<="0000";endif;endif;endif;endprocess;endbeha;仿真结果：（1）二分频（2）四分频（3）八分频（4）十六分频三、总结通过本次实验学习，进一步掌握了VHDL语言编程，熟悉了软件的操作方法。此次试验综合使用分频器、多路选择器和计数器，每一个都是一个process，这三部分是并行执行的。最后还进行了遍历，观察了整个

8、不同频率选通的过程。实验二模十状态机与7段译码器显示一、实验目的：通过设计频率可选的模十状态机以及7段译码电路以进一步掌握VHDL硬件描述语言。二、实验流程：本设计有分频器、多路