通信原理实验

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1、通信原理实验孝感学院电工电子实验教学中心二〇〇六年四月目录实验一数字信号源实验…………………………………………...…………..1实验二2ASK、2FSK、2PSK、2DPSK调制实验……………..……….5实验三2ASK、2FSK数字解调实验………………………………………14实验四载波提取实验……………………………………………………...…20实验五2DPSK数字解调实验…………………………………………....…29实验六全数字锁相环与位同步实验…………………………………...…35实验七模数

2、混合锁相环与位同步时钟恢复实验………………………43实验八帧同步实验……………………………………………………………48实验九数字基带通信系统实验………………………………………….…56实验十2DPSK、2FSK通信系统实验……………………………………61实验一数字信号源实验[实验目的]1.了解单极性码、双极性码、归零码、不归零码等基带信号波形特点。2.了解NRZ、FS、BS的波形对应关系。3.了解NRZ码的帧结构特点。[实验内容]1.用示波器观察单极性非归零码（NRZ）、FS、BS信号。2.用示

3、波器观察NRZ码与FS的对应波形。3.用示波器观察NRZ、BS、FS的输出波形，并分析帧结构。4.对CPLD/FPGA进行编程，自行设计8位、16位伪随机码发生器。[实验原理]本实验使用数字信源模块。1.数字信源本模块是整个实验系统的发终端，其原理方框图如图1-1及实验箱面膜所示。本单元产生NRZ信号，信号码速率约为170.5KB，帧结构如图1-2所示。帧长为24位，其中首位无定义，第2位到第8位是帧同步码（7位巴克码1110010），另外16位为2路数据信号，每路8位。此NRZ信号为集中插入帧

4、同步码时分复用信号。发光二极管亮状态表示1码，熄状态表示0码。本模块有以下测试点及输入输出点：•CLK时钟信号测试点•BS信源位同步信号输出点/测试点•FS信源帧同步信号输出点/测试点•NRZNRZ信号输出点/测试点图1-3为数字信源模块的电原理示意图(整个电路在实验系统中实际通过FPGA芯片来实现)。图1-1中各单元与图1-3中的元器件对应关系如下：•晶振晶体•分频器计数器•并行码产生器K3、K2、K1：8位手动开关，从左到右依次与帧同步码、数据1、数据2相对应；发光二极管左起分别与一帧中的2

5、4位代码相对应•八选一8位数据选择器•三选一8位数据选择器•倒相器非门•抽样D触发器1并行码产生器八选一八选一八选一S1分S2S3CLK频晶振S4FSNRZ抽S5三选一器NRZ-OUT样BSBS-OUT倒相器图1-1数字信源方框图无定义位帧同步码数据1数据2×1110010××××××××××××××××图1-2帧结构下面对分频器，八选一及三选一等单元作进一步说明。（1）分频器分频器一进行13分频，输出信号频率为341kHz。在这里，分频器一是一个4位二进制加计数器，预置在3状态。分频器二完成÷

6、2、÷4、÷8、÷16运算，输出BS、S1、S2、S3等4个信号。BS为位同步信号，频率为170.5kHz。S1、S2、S3为3个选通信号，频率分别为BS信号频率的1/2、1/4和1/8。在这里分频器二是一个4位二进制加/减计数器，当CPD=PL=1、MR=0时，可在Q0、Q1、Q2及Q3端分别输出上述4个信号。分频器三是一个二一十进制加计数器，预置在7状态，完成÷3运算，在Q0和Q1端分别输出选通信号S4、S5，这两个信号的频率相等、等于S3信号频率的1/3。分频器输出的S1、S2、S3、S4

7、、S5等5个信号的波形如图1-4（a）和1-4（b）所示。（2）八选一采用8路数据选择器，它内含了8路传输数据开关、地址译码器和三态驱动器，其真值表如表1-1所示。三个8路数据选择器的地址信号输入端并连在一起并分别接S1、S2、S3信号，它们的8个数据信号输入端分别K1、K2、K3输出的8个并行信号连接。由表1-1可以分析出它们输出信号都是码速率为170.5KB、以8位为周期的串行信号。2图1-3数字信源原理示意图3（3）三选一三选一电路原理同八选一电路原理。S4、S5信号分别输入到数据选择器的

8、地址端，三个8路数据选择器输出的3路串行信号分别输入到三选一电路的数据端，输出端即是一个码速率为170.5KB的2路时分复用信号，此信号为单极性不归零信号（NRZ）。S1S2S3(a)S3S4S5(b)图1-4分频器输出信号波形（4）倒相与抽样图1-1中的NRZ信号的脉冲上升沿或下降沿比BS信号的下降沿稍有点迟后。在实验二的数字调制单元中，有一个将绝对码变为相对码的电路，要求输入的绝对码信号的上升沿及下降沿与输入的位同步信号的上升沿对齐，而这两个信号由数字信源提供。倒相与抽样电路就是为了满足这一