现代数字系统设计(本科)第7章new

现代数字系统设计(本科)第7章new

ID:34412834

大小:324.00 KB

页数:42页

时间:2019-03-05

现代数字系统设计(本科)第7章new_第1页
现代数字系统设计(本科)第7章new_第2页
现代数字系统设计(本科)第7章new_第3页
现代数字系统设计(本科)第7章new_第4页
现代数字系统设计(本科)第7章new_第5页
资源描述:

《现代数字系统设计(本科)第7章new》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、第7章仿真、逻辑综合和下载第7章仿真、逻辑综合和下载7.1数字系统的仿真7.2数字系统的逻辑综合7.3数字系统的下载习题与思考题第7章仿真、逻辑综合和下载7.1数字系统的仿真7.1.1仿真输入信息的产生1.程序直接产生方法所谓程序直接产生方法,就是由设计者设计一段VHDL语言程序,将它附加到仿真模块中,并由它来产生仿真的输入信息。例如,可以装载初始值的十六进制计数器的仿真输入波形发生程序如例7-1所示。第7章仿真、逻辑综合和下载【例7-1】clock:PROCESSBEGINclk_s<='1';WAITFOR25ns;clk_s<='0';WAITF

2、OR25ns;ENDPROCESS;stimulus1:PROCESSBEGINRst_s<='1';WAITFOR40ns;Rst_s<='0';Load_s<='1';第7章仿真、逻辑综合和下载Data_s<="0100";WAITFOR50ns;Load_s<='0';WAITFOR550ns;Load_s<='1';Data_s<="0000";WAITFOR50ns;Load_s<='0';WAITFOR11000ns;WAIT;ENDPROCESS;第7章仿真、逻辑综合和下载在例7-1中利用两个进程可分别产生周期为50ns的时钟信号clk_

3、s和40ns的复位信号rst_s及装载数据data_s,其时序关系如图7-1所示。50nsclk_srst_s40nsload_sdata_s40图7-1用VHDL语言程序产生的信号时序关系第7章仿真、逻辑综合和下载在第一个clock进程中,一开始,clk_s='1',保持25ns;然后,clk_s='0',再保持25ns,从而得到一个时钟周期。该进程为无敏感量进程,故是一个无限循环进程。这样,进程执行到最后一条语句后又会返回到最前面,又开始执行进程的第一条语句。如此无限循环往复,就能产生一串周期为50ns的时钟脉冲。在第二个stimulus1进程中,

4、首先产生40ns的复位脉冲(高电平有效),然后使装载信号load_s有效,数据data_s设置为“0100”。在一个时钟脉冲的前沿作用下(等待50ns)就一定可以将data_s的值打入到计数器,作为初始值。再经50个时钟周期以后,又将data_s设置为“0000”,并再次用一个时钟周期将初始值打入计数器,然后使输入信号按现状维持11000ns,并最后使进程挂起。第二个进程在每次仿真启动后只执行一次。第7章仿真、逻辑综合和下载2.编辑输入波形文件方法利用程序直接产生来生成仿真输入信息方法,对工程人员来说是不太方便的。为此,EDA软件工具生产商为设计者提供

5、了一个较为直观地生成仿真输入波形的工具——波形编辑器。例如,Altera公司提供的MAX+plusⅡ工具软件就有这样的波形编辑器——WaveformEditor,利用它可以编辑各种各样的输入波形。仍以例7-1所示的输入信号为例,用波形编辑器生成的输入波形的定时关系如图7-2所示,它所生成的文件为count16.scf。在仿真时读该文件就可以获得有关输入信号的定时关系。第7章仿真、逻辑综合和下载100.0ns200.0ns300.0ns400.0ns500.0ns600.0ns700.0nsName:[1]clk_s[1]rst_s[1]ad_s[1]d

6、ata3[1]data2[1]data1[1]data0[0]q0456789ABCDEF0图7-2波形编辑器生成的输入波形的定时关系第7章仿真、逻辑综合和下载7.1.2仿真模块的编写在早期的EDA软件工具中,如AccoladeVHDLSimulator,它要求输入信号是由程序产生的。这样,当设计者用VHDL语言设计好一个电路功能模块以后,为了进行仿真,还需编写一个仿真模块。当然,仿真模块应包含产生输入信息的程序以及描述电路的程序。一个描述十六进制计数器的仿真模块清单如例7-2所示。【例7-2】LIBRARYIEEE;USEIEEE.STD_LOGIC

7、_1164.ALL;ENTITYT_count16IS第7章仿真、逻辑综合和下载--PORT(clk,rst,load:INSTD_ULOGIC;--data:INSTD_ULOGIC_VECTOR(3DOWNTO0);--count:OUTSTD_ULOGIC_VECTOR(3DOWNTO0));ENDT_count16;ARCHITECTUREstimulusOFT_count16ISCOMPONENTcount16PORT(clk,rst,load:INSTD_ULOGIC;data:INSTD_ULOGIC_VECTOR(3DOWNTO0);c

8、ount:OUTSTD_ULOGIC_VECTOR(3DOWNTO0));ENDCOMPONE

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。