asic课件第3章new

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1、第三章硬件设计描述语言VHDL¢¢IEEEIndustryStandardHardwareIEEEIndustryStandardHardwareDescriptionLanguageDescriptionLanguage¢¢HighHigh--levelDescriptionLanguageforlevelDescriptionLanguageforBothSimulation&SynthesisBothSimulation&Synthesis¢VHDL：©VHSIC(VeryHighSpeedIntegratedCircuit

2、)©Hardware©Description©Language电子科技大学可编程ASIC设计林水生VHDL’93和VHDL’87版本¢¢19871987年年1212月月IEEEIEEE把把VHDLVHDL定为标准定为标准HDLHDL©IEEEstd1076IEEEstd1076--1987[LRM87]1987[LRM87]¢¢增加功能增加功能,,并作了修改后的版本为并作了修改后的版本为©IEEEstd1076IEEEstd1076--1993[LRM93]1993[LRM93]¢¢VHDLVHDL’’9393和和VHDLVHDL

3、’’8787并不完全兼容并不完全兼容电子科技大学可编程ASIC设计林水生§3.1.1VHDL¢VHDLVHDL是是©行为级行为级描述语言描述语言©可编程可编程语言语言©文本文本编辑编辑©可综合可综合的语言的语言¢VHDLVHDL程序要求程序要求©语法和语义语法和语义正确正确©可读性可读性强强©可维护可维护性好性好©可仿真可仿真的：仿真速度和对系统内存的要求的：仿真速度和对系统内存的要求©可综合可综合的：满足工具的规则，可实现性的：满足工具的规则，可实现性电子科技大学可编程ASIC设计林水生VHDL语言¢VHDLVHDL与具体与具体

4、工艺和设计方法无关工艺和设计方法无关，也不局，也不局限于某特定工具限于某特定工具¢VHDLVHDL是是高度抽象化高度抽象化的语言，对器件的的语言，对器件的行行为、时间为、时间关系和关系和结构结构进行抽象进行抽象¢VHDLVHDL有三个模型有三个模型©行为行为模型：解释数字器件的功能模型：解释数字器件的功能©时间时间模型：表明数字器件的激励、响应情况模型：表明数字器件的激励、响应情况©结构结构模型：当器件具有多个操作时，把每个操作模型：当器件具有多个操作时，把每个操作分解为多个功能相关的部分分解为多个功能相关的部分电子科技大学可编程

5、ASIC设计林水生VHDL的主要优点¢设计技术齐全、方法灵活、支持广泛；设计技术齐全、方法灵活、支持广泛；¢系统硬件描述能力强系统硬件描述能力强¢VHDLVHDL的硬件描述与器件、工艺技术无关的硬件描述与器件、工艺技术无关¢VHDLVHDL语言标准、规范、易于共享和复用语言标准、规范、易于共享和复用¢性能评估能力性能评估能力¢ASICASIC移植移植¢上市时间快，成本低上市时间快，成本低电子科技大学可编程ASIC设计林水生可置数的16位计数器的电原理图电子科技大学可编程ASIC设计林水生VHDL描述的可置数16位计数器电子科技大学

6、可编程ASIC设计林水生VHDL的缺点¢电路采用高级简明结构的电路采用高级简明结构的VHDLVHDL描述，意味描述，意味着放弃了对着放弃了对电路门级实现电路门级实现的控制的控制¢综合工具综合工具生成的逻辑实现效果有时生成的逻辑实现效果有时并不是最并不是最优优的实现结果的实现结果¢工具的不同导致工具的不同导致综合结果的质量不同综合结果的质量不同电子科技大学可编程ASIC设计林水生VHDL与其它硬件描述语言的比较¢VHDL：较强的系统级抽象描述能力。¢VerilogHDL：系统级抽象描述能力比VHDL稍差；门级开关电路描述方面比VHD

7、L强。¢ABEL、PALASM、AHDL：系统级抽象描述能力差，一般作门级电路描述电子科技大学可编程ASIC设计林水生§3.1.2采用VHDL设计综合的过程11、、设计要求的定义的定义22、用、用VHDLVHDL进行进行设计描述（系统描述与代码设（系统描述与代码设计）计）33、原、原代码模拟（前仿真或称功能仿真）（前仿真或称功能仿真）44、设计、设计综合、设计、设计优化和设计的和设计的布局布线55、布局、布线后的设计模块模拟（、布局、布线后的设计模块模拟（后仿真或称或称时序仿真）时序仿真）66、、器件编程电子科技大学可编程ASIC

8、设计林水生TypicalDesignFlowDesignSpecificationDesignModificationDesignEntryRTLSimulationDesignSynthesisPlace&RouteGateLevelSimula