fpga_asic-数字锁相位同步提取的vhdl实现

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1、数字锁相位同步提取的VHDL实现詹鹏郭勇赖武刚蔡顺燕（成都理工大学四川成都610059）摘要：本文设计了一种在数字通信系统中的数字锁相位同步提取方案，详细介绍了本设计的位同步提取原理及其各个组成功能模块的VHDL语言实现，并在QuartusII开发平台上仿真验证通过。本设计采用VHDL语言编程且在FPGA芯片上实现，具有可移植性好、体积小、低功耗、可靠性高、方便维护和升级等优点，增强了系统的可靠性和稳定性。经验证该位同步提取设计方案能够快速的提取位同步时钟，稳定性好。关键词：位同步；FPGA；VHDL；锁

2、相环；数字通信分类号：TP311,TN919文献标识码：BImplementationofDigitalphase-lockedBitSynchronousextractbasedonVHDLZHANPengGUOYongLAIWu–gangCaiShun-yan(ChengduUniversityOfTechnologySiChuanChengDu610059)Abstract：Thisarticlehasdesignedonekindofdigitalphase-lockedbitsynchronou

3、sextractionprojectinthedigitalcommunicationsystem,introducedbitsynchronousextractionprinciplesandVHDLlanguagerealizationofeachcompositionfunctionmoduleindetail,andhavepassedthesimulatinginthedevelopmentplatform-QuartusII.ThisdesignisachievedinaFPGAchipusi

4、ngVHDLlanguagetoprogram.Ithasthemeritsofgoodtransplant、smallsize、low-powerconsumption、highreliability、facilitatetomaintainandupgrade,andsoon…enhancedthereliabilityandstabilityofdigitalcommunicationsystem.Thisdesigncancompletebitsynchronousclockextractionr

5、apidlyandgoodstabilityafterconfirmation.Keywords:BitSynchronous；FPGA；VHDL；Phase-lockedloop；DigitalCommunication1．引言在数字通信系统中，发送端按照一个确定的时钟逐个传送码元。在接收端须有一个准确的抽样判决时钟才能正确判决所接收到的码元，因此，在接收端需要有一个与发送端的时钟脉冲序列相一致的确定抽样判决时刻的时钟脉冲序列，在最佳判决时刻对接收到的码元进行抽样判决，我们把在接收端产生与接收码元的重复

6、频率和相位一致的定时脉冲序列的过程称为码元同步或位同步。实现位同步的方法有直接法和插入导频法两种，而直接法又分为滤波法和锁相法，本文讨论的是采用数字锁相法实现位同步提取。在一般数字通信系统设计中，同步单元电路大多以标准逻辑器件按传统数字系统设计方法设计而成，其缺点是逻辑规模小、功耗大、可靠性低。随着可编程逻辑器件FPGA的广泛应用，数字系统的设计变得更加的方便和灵活。本设计采用VHDL语言编程实现，将位同步提取电路集成在一片FPGA芯片上，具有体积小，功耗低，可靠性高的特点。2．位同步提取原理位同步提取总

7、体原理框图如图1所示，主要由过零提取、鉴相器、脉冲形成、脉冲加减控制和N分频器几个部分组成。输入的非归零二进制码元经过零提取后送入鉴相器，鉴相器对过零提取后的输出码元ui的相位与位同步提取后输出信号uo的相位进行比较，当位同步提取输出信号uo的相位超前时输出一个减脉冲信号usub，滞后时输出一个加脉冲信号uadd，然后送入脉冲加减控制器，脉冲加减控制器根据鉴相器的输出信号uadd和usub来控制对输入的两路时钟脉冲信号p1和p2的打开与关闭，p1和p2是由脉冲形成器送入的两路相位差为180度、频率都是Nf

8、0的时钟信号。脉冲加减控制器输出的信号经过N分频器后输出频率为f0的同步时钟信号，也就是我们所需要的位同步信号。从框图中可以看到，信号经鉴相器、脉冲加减控制器和N分频器后又回到鉴相器，形成一个锁相闭环回路，此锁相回路不断的对输出的位同步时钟信号uo的相位进行调整,最终达到时钟同步。码元输入uiusub过零提取鉴相器本地时钟uadd加脉冲减脉冲2Nfo位同步输出p1uoN分频器脉冲加减控制脉冲形成p2图（1）锁相位同步提取原理框