用vhdl实现数字时钟的设计60139

《用vhdl实现数字时钟的设计60139》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、维普资讯http://www.cqvip.com山西电子技术应用实践2008年第1期用VHDL实现数字时钟的设计刘竹林李晶骅(十堰职业技术学院电子工程系，湖北十堰442000)摘要：以一款数字钟设计为例，较详细的介绍了如何用VHDL语言设计数字电路，并给出了部分程序、仿真波形图，并在MAX+pluslI中进行编译、仿真、下载。由此说明利用VHDL开发数字电路的优点。关键词：VHDL；设计；数字钟；应用电路中图分类号：TN953文献标识码：A示时、分、秒6个数字的数字钟，则需要6个七段显示器。若0引言同时点亮这6

2、个七段显示器，则电路中会产生一个比较大的VHDL硬件描述语言在电子设计自动化(EDA)中扮演电流，很容易造成电路烧坏，我们通过扫描电路来解决这一着重要的角色，它的出现极大的改变了传统的设计方法、设问题，通过产生一个扫描信号CS(0)一CS(5)来控制6个七计过程乃至设计观念。由于采用了“自顶向下”(Top一13own)段显示器，依次点亮6个七段显示器，也就是每次只点亮一的全新设计方法，使设计师们摆脱了大量的辅助设计工作，个七段显示器。只要扫描信号cs(0)一cs(5)的频率超过人而把精力集中于创造性的方案与概念

3、构思上，用新的思路来的眼睛视觉暂留频率24Hz以上，就可以达到尽管每次点亮发掘硬件设备的潜力，从而极大地提高了设计效率，缩短了单个七段显示器，却能具有6个同时显示的视觉效果，而且产品的研制周期。显示也不致闪烁抖动。这种设计方法首先从系统设计人手，在顶层进行功能方其中6位扫描信号一方面控制七段显示器依次点亮，一框图的划分和结构设计。在方框图一级进行仿真、纠错，并方面控制6选1选择器输出相应显示数字。用硬件描述语言对高层次的系统行为进行描述，在系统一级2模块设计进行验证。然后用综合优化工具生成具体门电路的网表，其对

4、应的物理实现级可以是印刷电路板或专用集成电路。由2．1VHDL语言的基本结构于设计的主要仿真和调试过程是在高层次上完成的，这不仅一个独立的设计实体通常包括：实体(ENTITY)、结构有利于早期发现结构设计上的错误，避免设计工作的浪费，而体(ARcHITECrURE)、配置(CONFIGI瓜AT10N)、包集合且也减少了逻辑功能仿真的工作量，提高了设计的一次成功率。(PAcKGE)、和库(LIB1)5个部分。其中实体用于描述1用vHDL设计一款数字钟所设计的系统的外部接口信号；构造体用于描述系统内部的结构和行为；

5、建立输入和输出之间的关系；配置语句安装具我们设计的数字时钟原理框图如图1。其基本功能划体元件到实体一结构体对，可以被看作是设计的零件清单；分为：计数模块(包括秒、分、时)、译码模块、扫描显示控制模包集合存放各个设计模块共享的数据类型、常数和子程序块。计数模块由两个60进制计数器和一个24进制计数器组等；库是专门存放预编译程序包的地方。Ⅵ{I)L程序设计基成，分别对秒、分、小时进行计数，当计数到23点59分59秒本结构如图2。的时候，即一天结束，计数器清零，新的一天重新开始计数。⋯‘--一一’--一一一一一一‘-

6、一’^2．2．1计数模块(建立VHDL语言的工程文件)计数模块由两个60进制计数器和一个24进制计数器组成，分别对秒、分、小时进行计数。其VHDL源程序相差图1数字时钟原理框图不大由于篇幅有限，这里我们以秒模块的实现为例。程序如秒计数器的计数时钟信号为1Hz的标准信号，可以由系下：统板上提供的4MHz信号通过2分频得到。秒计数器的进libraryieee：位输出信号作为分钟计数器的计数信号，分钟计数器的进位useieee．std—loNc一1164．all；输出信号又作为小时计数器的计数信号。设计一个同时显en

7、titytaunter一60一bcdis收稿日期：2007—06—04第一作者刘竹林男27岁助教维普资讯http://www.cqvip.com48山西电子技术2008年port(cen，clk，setfime：instd—logic；S—ten：S—ten+1；q—one~outintegerrange0to9；elseq—ten：outintegerrange0to9；S—ten：=0；co：outstd—logic)；endif；endcounter—60——bed；endif；architecturer

8、t1ofcounter一60一bcdiSendif；signalCO0"std—logic；endif；signalclkI：std—logic；q—one<=S—one；componentdffisq—ten<=S—ten；port(clk，d：instd—logic；ifS—ten=5andS—one9thenq：outstd，logic)；co<=’1’：endcomponent