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时间:2019-03-05
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1、http://www.paper.edu.cn1基于数据打包技术的PCI数据采集系统林延畅,曾国强,葛良全成都理工大学核技术与自动化工程学院,四川成都(610059)E-mail:Linyc@cdut.edu.cn摘要:介绍一套10Bit分辨率PCI总线数据采集系统的设计。采用基于CPLD的数据打包技术,按顺序将每3个10BitADC数据打包为一个30Bit数据包后,在32BitPCI总线上平行传输。实际测试表明,持续数据传输速率比未采用打包技术时提高近2倍。设备驱动程序采用虚拟设备驱动程序VxD结合直接I/O访问PCI配置空间和局部空间的方式
2、,符合Windows9X即插即用要求。关键词:PCI局部总线;CPLD;数据打包;持续采样速率中图分类号:TP335+.11.引言基于数据采集(DAQ)与数字信号处理(DSP)技术的虚拟仪器(VI),具有性价比高、可靠性高、应用灵活、维护费用低和技术更新周期短等优点。目前,虚拟仪器技术是继模拟仪器和智能仪器技术之后的一门新兴技术,有很强的生命力和十分广阔的应用前景。数据采集系统作为虚拟仪器的关键硬件电路,其精度和速度往往对仪器的整体性能起决定性作用。随着IC工艺的提高,高速ADC的采样速率已经超出接口总线的传输速率。为了提高数据采集速度,数据采
3、集系统通常采用FIFO(先进先出存储器)作高速缓存,保证没有及时取走的数据不致丢失。但受持续数据传输速率的制约,每帧数据的长度(即持续采样点的数量)将会受到FIFO的容量所限制。因此,提高持续数据传输速率对提高高速数据采集系统持续采样速率显得非常重要。实验表明,在32BitPCI总线上进行10Bit分辨率的数据采集,灵活运用高22Bit空闲数据总线(AD10~AD31)是提高持续数据传输速率的一种有效手段。2.系统工作原理每三个数据打包20MHz时钟30bitPCI配置芯片信号调理接口芯片寄存器10bit10bitADCFIFO微机PCI接口图
4、1采用数据打包技术的数据采集方案如图1,10Bit高速ADC工作在10MSPS上,采样结果数据按顺序暂存到高速FIFO之[1,2,3]后,每3个10Bit数据打包成一组30Bit数据,在32BitPCI总线上平行传输给主机,主机收到数据包后再运用软件按顺序拆分、复原。在安装Windows多任务操作系统的中高档PC机上,数据采集软件采用多线程机制编写,能对数据拆分线程与采集控制线程对处理器的占用情况进行合理仲裁。理论上,该方案可以将持续传输速率提高近2倍,有效解决高速数据采集中数据传输瓶颈。比单纯扩大FIFO或提高总线速度,具有更高的性价比。实际
5、应用中,如果实际数据采样速率没有达到PCI总线实际传输速率的3倍时,也没有必要等待数据包满再读数。此时,PCI总线富余的最高两个数据位还可以用于实时监视当前数据包中已1本课题得到共青团成都理工大学委员会的资助。-1-http://www.paper.edu.cn打包的数据个数。3.高速ADC信号调理与数据缓存电路图2ADS828及其调理电路图364×10数据缓存电路ADC的信号调理电路见图2所示。由于ADC的采样速度大于数据传输速度,必须采用FIFO作为高速数据缓存,以避免数据丢失。常用的集成FIFO芯片的数据总线宽度有×8、×9、×18或×3
6、6等规格,而本系统需要的规格为×10。如采用×18的芯片,每个18Bit存储单元将有8Bit闲置,存储器的有效使用率仅为55.6%。这对昂贵的高速FIFO器件来说,无疑是一种浪费,再则闲置的存储器同样要消耗电能。通过大量调查,系统最终采用两只总线宽度为×5的器件(型号为CY7C402-25,容量为64×5,最高工作速度为25MHz)扩展为×10的数据缓存,应用电路如图3,其中/MR为复位清零端,SHITIN/OUT为数据移位输入、输出控制,COMPOSITEINPUT/OUTPUTREAD为组合后的输入/输出状态。为了有效地提高数据传输率,本系
7、统对采集到的每三个10Bit数据在10MHz时钟控制下按顺序打包为一组30Bit数据,在32BitPCI总线上并行传送。4.基于CPLD的数据打包的实现图4三个数据打包的实现原理美国ALTERA公司MAX7000系列CPLD,由逻辑阵列块(LAB)、I/O单元和可编程互联线等构成,可用于构造各种组合逻辑和时序逻辑电路。MAX7000的开发可以单独使用电路图输入,也可以单独使用硬件描述语言输入,再通过ALTERA公司的开发软件MAXPLUS2进行逻辑综合,时序仿真,延时分析优化后,通过下载电缆将数据下载(固化)到目标器件上。下载电缆采用JTAG标
8、准,支持在线下载。器件提供加密位,能有效防止非[4]法复制。本系统中,由MAX7128完成ADC采样时钟分频与缓冲、三个数据的打包、数据输出-2-ht
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