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1、河北大学计算机组成原理实验报告实验项目指令译码器成绩—X实验目的：(1)理解指令译码器的作用和重要性。(2)学习设计指令译码器。二.实验原理：指令译码器是计算机控制器屮最重要的部分。所谓组合逻辑控制器就是指指令译码电路是由组合逻辑实现的。组合逻辑控制器乂称硬连线控制器，是设计计算机的一种方法。这种控制器中的控制信号直接由各种类型的逻辑门和触发器等构成。这样，一旦控制部件构成后，除非重新设计和物理上对它重新连线，否则要想增加新的功能是不可能的。结构上这种缺陷使得硬连线控制器的设计和调试变得非常复杂而且
2、代价很大。所以，硬连线控制器曾一度被微程序控制器所取代。但是随着新一代及其及VLSI技术的发展，这种控制器又得到了广泛重视，如RISC机广泛使用这种控制器。图6-42是组合逻辑控制器的方框图。逻辑网络的输入信号来源有3个：①指令操作码译码器的输出In；②来自时序发生器的节拍电位信号③来自执行部件的反馈信号Bj。逻辑网络的输出信号就是微操作控制信号，用来对执行部件进行控制。计数启停■pr时钟模k计数器l/k译码器>乍码r地址码指令译码器lih…组合逻辑，n网络BiL执行B2部件•••的反L馈信Bj号图
3、6-42组合逻辑控制器的结构方框图组合逻辑控制器的基本原理可描述位：某一微操作控制信号C『是指令操作码译码器的输出h、时序信号(节拍电位信号TQ和状态条件信号艮的逻辑函数。即CB=f(In,Tk,BJ用这种方法设计控制器，需要根据每条指令的要求，让节拍电位和时序脉冲有步骤地去控制机器的各有关部分，一步一步地执行指令所规定的微操作，从而在一个指令周期内完成一条指令所规定的全部操作。三、实验步骤：(1)将试验台设置成FPGA-CPU独立调试模式，REGSEL二0、CLKSEL=kFDSEL二0。使用试验
4、台上的单脉冲，即STEP_CLK短路子短接，短路子RUN_CLK断开。(2)将设计在QuartusTT下输入，变异后下载到TEC-CA±的FPGA中。(3)拨动试验台上的开关SD/SD。，改变IR115..12］、进位标志C和结果为0标志Z,观察指示灯R/R。显示的控制信号，并填写表6-28o四、实验现象及分析:实验结果如表6-28所示:表6-28指令译码器实验（C二0且Z二0）指令IR[15..121OP[2..0]C_z_j_flagljjnstructDRWrMem_WriteDW_instr
5、uctChange_zchange_cseLmemdataADDDR,SR000000000100110INCDR000100100100110SUBDR,SR001001000100110DECDR0011Oil00100110ANDDR,SR010010000100100ORDR,SR010110100100100NOTDR011011000100100MOVDR,SR011111100100000JMPADR100011101001000JNCADR100111110000000JNZADR1
6、01011110000000MVRDDR,DATA110011100101001LDRDR,SR110111100100001STRSR,DR111011100010000C=0且Z=1JNCADR100111110000000JNZADR101011100000000C=1且Z=0JNCADR100111100000000JNZADR101011110000000C=0且Z=0JNCADR100111100000000JNZADR101011100000000由上表可知，C和Z只影响与标志位有关的
7、指令的结果。其中指令JNCADR和JNZADR有条件转移，所以当C和Z的取值变化时，会影响实验结果。对于其他指令，C和Z的取值发生变化吋结果不变。对于JNCADR指令，其功能是：如果00,则PC-ADR；如果O1,则PC-PC+1。当00时,c_z_j_flag=l,表示需要条件转移；当C二1时，转向下一条指令,c_z_j_flag=0o对于指令JNZADR,其功能是:如果Z二0,则PC-ADR；如果Z二1,则PC-PC+1。当Z二0时，c_z_j_flag=l,表示需要条件转移；当Z=1时，转向下
8、一条指令，c_z_j_flag=0o对于其他指令，不论C和Z取何值,实验结果不变。指令“ADDDR,SR”“INCDR”“SUBDE,SR”“DECDR”结果一致，因为它们都是算术运算，都可能影响进位标志C和结果为0标志Z,只是它们的控制运算的编码0P[2..0]不同。指令“ADDDR,SR”“ORDR,SR”“ORDR”除表示运算编码不同外，其他结果相同，因为它们都是逻辑运算，不影响进位标志C,只影响结果为0标志Z。指令"MOVDR,SR",功能是DR-SR,不影响
