hdtv频率合成器中高性能cmos可编程分频器设计

hdtv频率合成器中高性能cmos可编程分频器设计

ID:34167036

大小:1.88 MB

页数:67页

时间:2019-03-04

hdtv频率合成器中高性能cmos可编程分频器设计_第1页
hdtv频率合成器中高性能cmos可编程分频器设计_第2页
hdtv频率合成器中高性能cmos可编程分频器设计_第3页
hdtv频率合成器中高性能cmos可编程分频器设计_第4页
hdtv频率合成器中高性能cmos可编程分频器设计_第5页
资源描述:

《hdtv频率合成器中高性能cmos可编程分频器设计》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库

1、东南大学硕士学位论文HDTV频率合成器中高性能CMOS可编程分频器设计姓名:陈作添申请学位级别:硕士专业:微电子学与固体电子学指导教师:吴建辉20070301摘要频率合成器被广泛地应用在各种通信系统中,以提供高频谱纯度、稳定、可编程的本振信号。作为频率合成器中最重要的模块之一,可编程分频器实现了频率合成器输出信号的可编程,它的工作速度决定了频率合成器输出信号的最高频率,它的相位噪声影响频率合成器的带内相位噪声。本文以高清晰电视(HDTV)中数字有线电视(DVB-C)通信标准为目标,系统地研究了其中的可

2、编程分频器的设计与实现。本文首先根据DVB-C标准分析了可编程分频器的主要性能指标,并根据系统特征选取了可编程分频器的基本结构。其次以时序分析为手段,在充分分析比较主要的两类双模预分频器结构,即基于4/5双模分频的预分频器和相位开关双模预分频器的优缺点的基础上,改进了基于4/5双模分频的16/17双模预分频器结构。此结构消除了该类结构17分频时的反馈延迟,提高了工作频率,并以此作为本文预分频器的逻辑结构。接着重点阐述了源耦合逻辑(SCL)单元的延迟模型和设计流程,通过延迟模型并结合工艺参数,实现了源耦

3、合逻辑单元电路的设计。同时通过分频器的动态特性分析,找到了分频器低频输入产生毛刺的原因,并通过输入缓冲器的设计解决了该问题。然后对分频器相位噪声模型进行了回顾与研究,据此实现了大规模分频器相位噪声的评估,并通过PLL行为级建模评估了分频器相位噪声对PLL输出相位噪声的贡献。基于Chartered0,25“m厚栅CMOS工艺完成了可编程分频器的设计、仿真与实现。测试结果表明,本文所设计的可编程分频器符合系统对输入频率与分频比的要求,所构成的PLL输出相位噪声低于--70dBc/Hz,满足系统相位噪声要求

4、。关键字:可编程分频器,前置分频器,频率合成器,时序,相位噪声AbstractFrequencysynthesizeriswidelyusedinvariouscommunicationsystems.Itprovidesclean,stableandprogrammablelocaloscillator(LO)signals.Asoneofthemostimportantblocksinthefrequencysynthesizer,programmablefrequencydividermakes

5、theoutputsignalofthefrequencysynthesizerprogrammable.AnditsworkspeedwilldeterminethehighestfrequencywhichthefrequencysynthesizerCallprovide.Thein-bandphasenoiseofthefrequencysynthesizerisalsoinfluencedbythefrequencydivider.Inthisthesis,thedesignandimple

6、mentationoftheprogrammablefrequencydividerforDVB-CtimerinHDⅣarestudied.First,thedesignspecificationsoftheprogrammablefrequencydividerarederivedbasedontheDVB-Cstandard.AndthebasicstructureoftheprogrammablefrequencydivideriSselectedbasedonthesystemrequire

7、ment.Then,twokindsofpopularstructuresofthedual-modulusprescaler,whicharebasedon415dual-modulusdividerandbasedonphaseswitchingdual-modulusdivider,aredeeplystudiedbasedonthetimingrequirement.Anda16/17dualmodulusprescalerbasedon4/5dual-modulusdividerwithim

8、provedlogicstructureisintroduced.Itremovesthefeedbackdelaywhenitworksasdividingby17,thenthehighestspeedisimproved.Afterit,thedelaymodelandthedesignflowoftheSCL(sourcecoupledlogic)circuitsarediscussed.BasedOilthedelaymodelofSCLgat

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。