数模混合电路的vhdl建模与仿真分析

《数模混合电路的vhdl建模与仿真分析》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、s文章编号:1000・5811（2004）06・0057・05数模混合电路的VHDL建模与仿真分析张俊涛徐丹呦I,于海勋I（1.西北工业大学电子信息学院，陕西西安710072;2.陕西科技大学电气与电子工程学院，陕西咸阳712081）摘要:探讨了数字模拟混合电路的VHDL建模技术与仿真分析方法，并给出了过采样劭A/D转换器的建模与仿真分析实例。尖键词:VHDL；建模;仿真;数模混合电路中图分类号:TN79+2文献标识码:A0概述在现代电子丁程领域，硬件描述语言（HardwareDescriptionLanguage,缩写为HDL）因其"代码复用”（CodeReuse）远高于

2、图形化输入方法的“代码复用”，并且解决了用电路原理图在设计大规模电子系统时的诸多不便,所以成为了电子工程领域主要的设计工具。然而,HDL主要用于描述数字电路，在描述模拟及数模混合电路方面仍无大的突破，而在许多系统设计中，却既包含数字电路乂包含模拟电路。通常，数字电路与模拟电路采用不同的描述语言进行描述和仿真，例如模拟电路用SPICE（通用电路仿真程序），数字电路用VHDLWHSICHDL的简写，超高速硬件描述语言），这种独立分析的方法给分析和测试整个电路的功能与性能带来许多不便。VHDL作为IEEE（美国电气电子工程师学会）标准⑴，近十多年来获得了越來越广泛的应用，随着IE

3、EE对VHDL的修订与扩充⑵,VHDL己经具备描述模拟和数模混合电路结构与行为的能力。然而，VHDL仿真器仍以事件驱动为核心，也就是说，仿真是按事件发生的顺序进行的。因此,在应用VHDL对模拟电路进行建模与仿真分析时，还存在着许多限制"T）o本文对VHDL在数模混合电路建模与仿真方面的应用进行了探讨，并给出了过采样⑵A/D转换器的建模与仿真分析实例。1VHDL对模拟电路建模与仿真分析的限制VHDL在对模拟电路进行建模和仿真分析时存在许多限制，这些限制使得应用VHDL描述和分析模拟或数模混合电路时十分困难。例如，基尔霍夫电压定律（KVL）和电流定律（KCL）在描述集总参数电路

4、时非常重要，但VHDL并不支持，这就意味着VHDL无法在电路级上描述模拟电路，即对电容、电感、邨R元件无法建模。其次，在VHDL中没有分析模拟电路所需耍的连续激励信号，如指数波和三角波。虽然VHDL提供了一些编程特性来解决这一问题，但功能非常有限。再次,VHDL的仿真是以事件驱动为基础的，即仿真时间是以事件发生的先后为序，这对数字电路仿真是有效的，但对模拟电路却并不适合。原因有两个：（1）模拟电路仿真时间是由用户指定的，而不是由事件驱动确定的；（2）模拟仿真分析的精度是由仿真时间步长来确定的，这对以事件驱动的VHDL仿真器来仿真模拟电路并不合适，因此虚拟（dum2my）模拟

5、仿真时间必须与事件时间并用才能仿真模拟电路。2应用VHDL建模和仿真模拟电路在应用VHDL吋，模拟或数模混合电路的功能块必须在适当的级上进行建模以避免VHDL对KCLE收稿日期:2004-03-16作者简介:张俊涛（1966-），另，陕西省西安市人，副教授,研究方向:微电子技术应用和KVL的限制问题,VHDL屮的函数和过程可以用来描述这些行为模块，因为函数和过程可以用一种数据类型作为输入,用另一种数据类型作为输出，这种特性对于描述模拟与数字电路接口信号非常重要，故A/D和D/A转换器自然采用这种方法进行描述。上述功能块封装在VHDL的实体中，以便与数字VHDL电路接口。应用

6、VHDL建模与仿真数模混合电路的过程如图1所示。A/DIDD/A电昭混合电路1模拟行为播；JVHDL1述復块n播述11▲桟拟电踣A/D和D/A行为播述棋块][JvHDL•H3E-VHDLI

7、4>—■■■■』t吃為曳块VHDL播过球迟，七ftADC卜沁:3^LA图2过釆样工也A/D转换器延迟商mADChI抽取Id/aU-ESSmS]图1应用VHUL知析数濮混合电路的过程3应用实例两级过采样物A/D转换器如图2所示，其中A/D转换器、DA转换器和积分器是独立的功能模块,可以用VHDL进行建模与仿真。积分器可用模拟或开关电容型，如果用开关电容型，则积分器由开关、电容和运放组成。运

8、放是基本的电路模块，可以用VHDL建模，但电容属于电路级，应用KVL或KCL才能建模。因此，整个积分器必须作为一个整体的功能块进行建模才能避免VHDL对KVL/KCL的限制问题。3.1积分器图2中所用的积分器如图3所示。综上所述，积分器必须作为一个基本的功能块进行建模。由图3推导得积分器的公式如下：C2(Ao+1丿VouJ5・1丿TlAoClVin(Vout(nT)=C2(Ao+1丿+C]+Ci(A0+1)+Cl英屮T取决于采样频率。由上式建立的积分器的VHDL模型如下：Usework・define・all;Lib