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1、西安交通大学电子技术实验报告智力抢答器的设计班级:姓名：学号：H期：2015年6月30H联系电话：一、实验目的电子技术专题实验是对《数字逻辑电路》课程内容的全面、系统的总结、巩固和提高的一项课程实践活动。通过智力抢答器的设计与分析实验，加强与巩I古I学对数字逻辑电路设计的基本方法和技巧的掌握，同时熟悉QuartusII软件及实验室多功能学习机硬件平台，并掌握数字逻辑电路测试的基木方法，训练学牛的动手能力和思维方法。通过本实验，一方面提高学生运用数字逻辑电路解决实际问题的能力，另一方面使学生更深入的理解所学知识，将理论与实际问题相结合，为以后的计算机硬件课程的学习奠定良好的基础。二、系统设计
2、概要智力抢答器的设计1、项目名称2、系统设计要求在许多比赛活动中，为了准确、公正、直观地判断岀第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时，还可以设置计分、犯规及奖惩计录等多种功能。木设计的具体要求是：(1)设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。(2)电路具有第一抢答信号的鉴别和锁存功能。(3)设置计分电路。(4)设置犯规电路。三、系统设计方案1、总体概述根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D,系统清零信号CLR,系统时钟信号CLK,计分复位端RST,加分按钮端ADD,计时预置控
3、制端LDN,计时使能端EN,计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD,四个组抢答吋的计吋数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。根据以上的分析，我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。对于需显示的信息，需增加或外接译码器YMQ,进行显示译码。考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输岀显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。2、系
4、统模块图计分器3.系统总体电路图二3#1吨woxrsqILrccteWaM*•••K■K•K■K•••■MSMS•••••••••••••••••••••••••••••••••••••••)MHB::對芒堆••)mm»•»・owoe«・・・•••♦•owST®Jnirvniiw・vMtv・9Mtv・tiiitetii■ADDO-_..；cwi•••)miu「・ote•・ot«・・iie«Miieat....；LDNO-Xii-,•)UI«»♦MOM•♦•04•MOW•p-l—LA艸”1I呻qdout?m1:H厂一、r蒂刁i•1)♦11t1•••••••••••••••••••••••••
5、•••••••••••••••••••••••••••••••••三、系统单元模块电路设计及工作原理K抢答鉴别模块(1)VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYQDJBISPORT(CLR:INSTD_LOGIC;A，B，C,D:INSTD_LOGIC;Al,Bl,Cl,DI:OUTSTD_LOGIC;STATES:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDENTITYQDJB;ARCHITECTUREARTOFQDJBISCONSTANTWl:CONSTANTW2:STD_LOGIC_VECTOR:
6、=H0001n;STD_LOGIC_VECTOR:=',0010M;CONSTANTW3:STD_LOGIC_VECTOR:=nO100n;CONSTANTW4:STD_LOGIC_VECTOR:=u1000”;BEGINPROCESS(CLR,A,B,C,D)ISBEGINIFCLR三1'THENA1B1Cl<=*0*;D1v=O;ELSIF((A二T)AND((B^O'ANDC=OANDD=O)OR(B二TORC=TORD二T)))THENAlv二T;Blv二O;Clv='0‘；D1<=,O,;STATES<=W1;ELSIF(A=,0,ANDB='1'ANDC=,0,ANDD=,0,
7、)THENA1B1v二T;C1v='0‘；D1<=*0*;STATESv二W2;ELSIF(A=OANDB=0*ANDC=TANDD=O)THENAlv二O;Blv二O;Clv=T;Div二O;STATESv二W3;ELSIF(A=,0,ANDB=,0,ANDC=,0,ANDD^V)THENAlv=o；Bl<='0*;Clv='0‘；Dl<=r；STATESV二W4;ENDIF;ENDPROCESS;ENDARCHITE
