基于vhdl的多路抢答器的开题报告

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1、重庆三峡学院毕业设计(论文)开题报告设计(论文)题目基于FPGA的多路抢答器的设计院系应用技术学院专业电子信息工程年级学生学号学生姓名指导教师威威重庆三峡学院教务处制综述本课题研究动态、选题目的及意义条憩答球系规更抢实乐5,指公关学关抢萧頭抢全器展生的来韶厂的的的已的能济EE£0在答发学行机卄科者程间固间功经觥餌站抢的大现片葩钢答过之巩Z多球血倔们清确代h单朋乌抢赛路路握全财謝我认正现绷用“亂过参电力电掌了」"求,定40冲种妾、□2-通iiE-元能元対岀欽呼要V制屯□V。保单手单初走ex、LrkO.卜,崛谢另I/C的器上各动各rO本V3之夫走势速计

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6、DL来实现)使用硬件描述语言(VHDL语言)实现抢答器的设计,方案实现的思路如下面的框图描述研究方法、步骤及措施研究进度计划根据以上框图,本设计可分为以下儿个模块:1、抢答判别模块:它的功能是鉴别四组中是哪组抢答成功并且把抢答成功的组别信号输出给锁存模块。2、显示报警模块:就是把各个模块的输入的不同信号经过译码成BCD码然后直接在数码管上显示,还可以加上蜂鸣器的声音,更能给观众一个准确、简明的数字。3、主持人控制模块:给节目主持人设置一个控制开关,用来控制系统的清零和抢答的开始。4、锁存模块:该电路的作用是当第一个抢答者抢答后,对第一个抢答者的组别

7、进行锁存并显示在数码管上,后面的抢答者信号全都无响应,直到主持人按下复位键。5、计分模块:由主持人控制,针对选手的答题情况,进行加分或减分。6、在设汁过程中,其他模块的添加。研究步骤及措施:1、抢答器模块的设讣与仿真验证;2、计时模块的设计与仿真验证;3、计分模块的设计与仿真验证;4、译码显示模块的设讣与仿真验证;5、抢答器系统的设计与仿真验证;6、多路抢答器的整体实践验证;10月10日・10月25日上网查阅及整理资料,做好论文的前期工作;10月260-11月5日完成总体功能时机方案;11月6日・11月2()日完成论文设计与制作,编写程序代码11月

8、20H-11月30日对系统进行调试与测试11月30日・12月10日将毕业设计交给指导老师审查,批阅,修改;12月10H-1

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