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时间:2019-03-03
《多孔低介电常数甲基硅倍半氧烷薄膜的制备与性能分析》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、华中科技大学硕士学位论文1绪论1.1问题的由来——超大规模集成电路(ULSI)发展遭遇瓶颈从70年代各种电子产品大量进入工业、生活领域开始算起,微电子产业已经辉煌了三十余年,并且由于技术的不断进步,正在进入更为高级的发展阶段,在未来还将获得另人瞩目的发展,更深地改变我们的生产生活。INTEL前总裁MOORE曾提出一条摩尔定律以预测微电子技术的快速发展趋势:每十八个月,晶体管的密度就会翻一番,芯片复杂程度增加一倍,运算速度或主频提高一倍。后来的产业发展史就是这条著名预测言论的现实注脚,甚至在某些时候,技术的日新月异一度曾有超越该定律的趋势。计
2、算机软件和应用的不断发展对计算机硬件系统的心脏——CPU(centralprocessunit)提出了更高主频和更快运算速度的要求。目前,决定CPU运算速度的主要是超大规模集成电路(ULSI)的电路集成规模,我们所用CPU主频在2-3GHz,集成了上千万个门电路,或数亿只晶体管,而CPU的尺寸大小并没有什么的增加,因此技术提高的是电路或晶体管的密度和复杂程度。但是这个密度不是能够无限制地往上增加的,从486的0.5微米工艺到奔腾的0.18微米工艺再到最新64位处理器的0.09微米工艺,继续发展的步履渐渐慢了下来,再往上发展,将遭遇到一些触及
3、到需要改变核心工艺[1,2]技术的发展瓶颈问题。例如,随着ULSI性能的不断提高,对元器件的尺寸提出了更高的要求,元器件尺寸的减小,意味着IC中金属互连线要变细,线间距和层间距要减小。增加的互连线电阻R和寄生电容C使互连线的时间常数RC大幅度提高。这时,IC的速度已逐渐从逻辑门延时时间控制转变为由互连线的时间常数RC起主要控制作用(图1-1)。图1-1随着特征尺度降低,互连延时成为限制IC速度的主要因素1华中科技大学硕士学位论文而由此将带来一系列的信号传送延时、噪声干扰、功率耗散增大等问题。一个简单的[3]模型被用来估算RC延时,如下面方程
4、所示:(1-1)式中:ρ为金属电阻率;P为金属线斜度;L为连线长度;ε为真空中的介电常数,ε为0线间绝缘层的相对介电常数;T为线的厚度。由于集成度的提高,P和T不断减小,而L则不断增加,导致RC不断增大,从而影响集成电路速度的提高。如果仍采用目前的Al/SiO2互连线系统,为保持IC的速度,降低互连线RC的唯一办法是增加互连线的截面积和线间距。然而这样会减少每层布线单位面积内的连线长度,如图1-2所示:图1-2典型的互联元件示意图在图中,P是金属线斜度,W是宽度,S是线间距,T是线厚度,随着ULSI特征尺寸的降低和金属互连层数的增加,寄生电
5、容产生的功耗增加,连线间的串扰效应增大,大大限制了集成电路性能的提高。若维持封装密度不变,则必须提高互连线的层数。据计算,0.13μm工艺IC连线的层数将超过10层,互连线工艺步骤的增加将导致成品率下降。实际上,即使用较宽特征尺寸工艺(≥0.035μm)实现10层以上的互连布线也是[4]困难的。据美国半导体工业协会(SIA)1997年修订的半导体技术发展蓝图显示,到2009年采用0.07μm时,ULSI金属化的最大层数可达9层(表1-1),因此,要从根本上解决该问题需要采用电阻率更低的金属作为互连线材料。同时,由于层间电介质厚度2华中科技大
6、学硕士学位论文不断减少,层间电介质的介电常数K也必须降低,以保持相同的电容,因此还需要开发[5-8]低K值电介质材料。表1-1SIA半导体技术发展趋势分代指标表(1997年)与以前和现在广泛应用的Al/SiO2(Al为导线材料,SiO2为介质材料)传统结构相比,Cu导线和低K介质材料的引入可以使性能得到改观,如图1-3所示:图1-3典型的多级互联系统原理图如导线的电阻损耗和导线间电容的大大减小,而这恰好对解决信号延迟问题是具有决定性作用的。尽管如此,随着我们把微电路工艺一步一步缩小到纳米尺度,延迟问题仍将变得越来越突出,这很大部分上,是因为
7、我们对该尺度新的物理现象的认识十分的缺乏。能耗是除了信号延迟以外,最重要的芯片性能指标,不论是提高运算主频还是增大集成密度,都会增大能耗。1.2低介电常数材料的基本介绍近年来,随着超大规模集成电路(ULSI)的发展,需进一步降低IC的特征尺寸,以3华中科技大学硕士学位论文增加其元件密度.但随着导线本身变细已及导线(层)间距离变小的直接结果是其电阻增大,同时线(层)间电容也增大,而形成RC电路,导致输出信号有一个时间延迟,其[9-14]结果是大大限制CPU运算速度的进一步提高。解决这个难题的途径有两个:一是降[15,16]低导线电阻R,用电阻
8、率更低的铜导线代替铝或者铝合金导线。另一方面,改善介质层的介电性能,尽量减少介质层的介电常数,使器件或集成电路中用于绝缘的介电材料的介电常数尽可能的小,以避免由于绝缘介质层介电常
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