锁相环内建自测试研究

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1、隶。轫大·粤博士学位论文万方数据锁相环内建自测试研究导师姓名：盟建送万方数据f

2、IIIIIIIIIIIIIUllIIlY2758579THERESEARCHONBUILrr_INSELF—TESTFORPHASE．LOCKEDLOOPSADissertationSubmittedtoSoutheastUniversityFortheAcademicDegreeofDoctorofEngineeringBYCAIZhi—kuangSupervisedbyProf．SHILong—xingSchoolofIntegratedCircuitsSoutheastUniversityJ

3、ulv2014万方数据东南大学学位论文独创性声明本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为获得东南大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。研究生签名：日期：221生：&：毖东南大学学位论文使用授权声明东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交学位论文的复印件和电子文档，可以采用影印、缩印或其他复制手段保存论文。本入电子文档的内容和纸质论文

4、的内容相一致。除在保密期内的保密论文外，允许论文被查阅和借阅，可以公布(包括以电子信息形式刊登)论文的全部内容或中、英文摘要等部分内容。论文的公布(包括以电子信息形式刊登)授权东南大学研究生院办理。研究生签名：瓠导师签名：研究生签名：搬导师签名：仔一万方数据摘要随着锁相环在系统芯片中的广泛应用，锁相环测试显得越来越重要。传统锁相环测试主要依赖昂贵外部测试设备，不但增加测试成本，而且易引入测试噪声，降低测试精度，无法满足大规模测试需求。基于内建自测试原理(Built．inSelf-Test，BIST)的锁相环测试技术可以有效解决这些问题。本文首先综述了结构级BIST技术和参数级

5、BIST技术，重点阐述片上抖动测量技术(Built—inJitterMeasurement，BUM)，分析对比各种BIJM测量电路，总结欠采样技术适用于周期(问)抖动测量，游标延时链技术(VernierDelayLine，VDL)更适合测量时间抖动。其中，前者测量范围大，受PVT影响小，但忽略了长周期抖动测量，同时存在量化误差，影响测量精度；后者可以实现亚皮秒级分辨率，但易受到PVT等因素影响，测量精度并不理想。本文重点研究这两种抖动测量技术，实现各种类型抖动的高精度测量。本文的主要工作如下：≯高精度欠采样抖动测量技术：(1)提出了一种高精度欠采样抖动测量电路，该电路具有两种

6、工作模式：在周期(间)抖动测量模式下，采用中央对齐处理技术，将采样输出信号中的不稳定跳变位按照其中问点对齐，得到被测信号中的周期(间)抖动值；在长周期抖动测量模式下，采用周期对齐处理技术，将采样输出信号中的不稳定跳变位按照固定的周期对齐并分析处理，得到被测信号中的长周期抖动值。(2)针对欠采样测量过程中的精度问题，本文分别分析了测量分辨率、采样时钟偏差、采样时钟抖动对精度的影响，针对测量分辨率引起的误差问题，提出了一种修正算法。仿真结果表明：针对多组测试数据，周期间抖动测量平均误差是15．01％；长周期抖动测量平均误差是3．34％。>多分辨率VDL抖动测量技术：(1)改进了一

7、种多分辨率VDL抖动测量电路(VVDL)，该电路由粗细两种分辨率的延时链组成，在各粗细延时链中存在两种不同延时差。VVDL可以大幅减少延时链的级数，降低PVT对测量精度的影响。(2)改进了一种高精度数控延时单元；并对鉴相器进行优化设计，实现高分辨率鉴相功能。(3)改进了一种数控自校正方案，包括校准、校正、校准三步，保证测量范围并提高了测量精度。仿真结果表明：经校正后，VVDL电路粗分辨率是15．4ps，细分辨率是2．1ps，测量误差仅为2．1l％，相同条件下传统VDL的测量误差是20．2％。VVDL电路在BC(FF／o℃门．32V)／WC(SS／125℃／1．08V)情况下，

8、测量误差分别是1．74％、7．8％。本文在TSMC130rim工艺节点上设计了锁相环BIST测试电路，芯片面积是1．196mmsl．287mm，其中欠采样电路占4％，VVDL电路占2．8％。经流片及封装后，与测试设备测量值对比分析，欠采样电路的周期间抖动测量误差是13．2％，长周期抖动测量误差是4．6％：VVDL电路的时间抖动测量误差是3．4％。关键词：锁相环，内建自测试，欠采样，VDL，抖动万方数据AbstractAbs仃actThePLLtestisbecomingmoreandmoreimport