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1、第3卷第1期华北科技学院学报2006年3月①基于EDA软件和FPGA的电子设计②梁秀荣,周剑玲,朱小龙(华北科技学院电子信息工程系,北京东燕郊101601)摘要:采用EDA软件和FPGA可编程逻辑器件进行电子设计,以电子秒表为例,说明设计过程和方法。该方法提高了电子产品的集成度,减少故障率,降低开发成本,缩短开发周期,在电子设计实践教学中采用这一新的设计方法,对学生电子设计软件的应用能力和创新能力的培养起到了促进作用。关键词:电子设计自动化;EDA硬件描述语言;设计方法中图分类号:TP311152文献标识码:A文章编号:1672-71
2、69(2006)01-0085-031VHDL、MAX+PLUSⅡ简介以及丰富的I/O资源;每个I/O引脚可以选择为三态控制或集电极开路输出,可以通过编程控制近年来,随着计算机技术和半导体技术的发每个I/O引脚的速度以及I/O寄存器的使用。展,传统的硬件电路设计方法已大大落后于当今技FPGA设计包括4个主要阶段:设计输入、设术的发展。一种崭新的、采用硬件描述语言的硬件计编译、设计验证和器件编程。也可细化为图1电路设计方法已经兴起,硬件描述语言是电子设计所示流程:自动化(EDA)领域的一次重大变革。VHDL(Veryhighspeedi
3、ntegratedcircuitHardwareDescriptionLanguage非常高速集成电路的硬件描述语言),它可用于ASIC设计和PCB系统的设计,是国际标准语言,已成为硬件设计工程师的必备工具。Altera公司的MAX+PLUSⅡ(Multiplear2raymatrixandprogrammablelogicusersystem)开发软件是一种全集成化的、易学易用的逻辑设计系统。设计输入可采用原理图、硬件描述语言、原理图和硬件描述语言混合输入三类方式,能对所设计的数字电子系统进行功能仿真和时序仿真。编译器是此软件的核心
4、,能进行逻辑优化,将逻辑图1FPGA电子产品设计步骤影射到器件中去,自动完成布局与布线。该软件3电子秒表设计为开发者提供一个简单而有力的工具,用于设计3.1FPGA的总体设计Altera公司的所有可编程逻辑器件。数字电子秒表是体育比赛用的计时器,最小2使用FPGA芯片设计步骤计时时间0101s,计时的最长时间为24h。采用FPGA器件选择Altera公司的FLEX10K10FPGA设计,其逻辑功能顶层结构图可规划为图系列的FLEX10K10LC8424芯片。该芯片集成有2虚线框内所示部分。1万个等效逻辑门,含有572个逻辑单元(LEs
5、)、312FPGA单元模块设计72个逻辑阵列块(LABs)、3个嵌入式阵列块(E2FPGA单元主要有消抖电路、闸门电路、计数ABs),并具有720个片内寄存器;内部模块间采器、数据存储器、数据选择器和显示器等几个单元,用高速、延时可预测的快速通道连接;逻辑单元间消抖电路用于消除干扰,提高可靠性;闸门电路控制具有高速、高扇出的级联链和快速进位链;片内还计时;计数器用来计时;其他单元用于动态显示控有三态网络和6个全局时钟、4个全局清零信号制,降低电能消耗。每个单元电路均可用三种输入①收稿日期:2005212201②作者简介:梁秀荣(196
6、4-),女,华北科技学院电子信息工程系副教授,主要研究方向:电子设计自动化。85©1994-2009ChinaAcademicJournalElectronicPublishingHouse.Allrightsreserved.http://www.cnki.net第3卷第1期华北科技学院学报2006年3月法进行设计和在线修改,与传统设计方法比,省去化实现秒、分计时所需的60进制计数器的简逻辑函数和绘制复杂印刷电路图的大量劳动。VHDL程序编码如下。图2数字电子秒表框图LIBRARYIEEE;PROCESS(clk,clr)USEIE
7、EE1STDLOGIC11641ALL;BEGINUSEIEEE1STDLOGICARITH1ALL;IF(clr=’0’)THENUSEIEEE1STDLOGICUNSIGNED1ALL;qhint<=″0000″;ENTITYmiao60ISqlint<=″0000″;PORT(clk:INSTDLOGIC;ELSIF(clk’eventandclk=’1’)THENen:INSTDLOGIC;IF(en=’1’)THENclr:INSTDLOGIC;IF(qlint=9)THENco:OUTSTDLOGIC;qlint<=″00
8、00″;qh:OUTSTDLOGICvector(3downto0);IF(qhint=5)THENql:OUTSTDLOGICvector(3downto0));qhint<=″0000″;ENDmiao60;ELSE
