硬件故障分析案例(九)

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1、【GCLKalarms】4.GCLK:PhaseLockLostClearingType：FMICSeverityLevel：MajorCategory：Equipment★EventLogs此类告警案例模式：#0-NOTAPPL-*NONE*.equipmentFailureEvent-GCLK-MCU-BSC928(PC_YuLiang:SITE-70:):70GCLK-MCU0-07/05/200601:21:32.[4]PhaseLockLost-FMIC-Major0/0.KitNo.SWLN4402BHA-DeviceSerialNo.X75FZX

2、1VDRConfigTag46000e5a0A000000.★什么是时钟失锁：本地时钟的晶振会产生一个波形，本地时钟拿这个波形和网络时钟的波形对比，通过锁相环电路来调整时间。如果锁相环电路不能发挥作用，就是时钟失锁了。★时钟失锁的告警原理：GCLK无法锁相或锁相失败时会产生GCLKFailedPhaseLock或PhaseLockLost的提示，并可能伴随出现[4]、[13]、[14]号等告警。GLCK的功能是使得系统与更准确的时钟同步。对于BSS来说，GCLK要与MSC的时钟同步。时钟同步的目的是在射频部分提供±0.05ppm（ppm为百万分之一；即如时钟为16

3、.384MHz，则频率误差为16.384MHz×0.05ppm=±0.8192Hz）的高精度的时间同步。因此要提供参考时钟的E1/T1链路要尽量减少滑帧和失同步。对于基站来说，时钟为8MHz，则频率误差为8MHz×0.05ppm=±0.4Hz的高精度的时间同步。GCLK-[4]PhaseLockLost★GCLK在工作时的四种不同的模式：GCLK要与上一级时钟同步必须要有上一级时钟的参考信号，时钟参考信号是根据数据库的定义从指定的MMS口上提取的。在database中需要定义不同MMS口的时钟提取优先等级。GCLK在工作时有四种不同的模式：①自由振荡模式：此模式是当GCLK刚上电时，

4、其内部的晶体振荡器（OCXO）需要有预热的过程，以保持其正常的工作环境。此时间是固定不变的（30分钟），无法更改。在自由振荡状态下，GCLK内的DAC输入为80H，时钟输出保持在0.05ppm的精度内。②频率保持：此模式是GLCK与2M失锁时的状态。此时GCLK使用前一次ADC输出的值输入DAC以控制时钟，此状态是一个过渡状态，一般持续10秒。③频率设置模式：此模式一般在频率保持模式之后。使用LTA（LongTermAverage）值输入DAC以控制时钟。正常锁相工作时GCLK每30分钟采样一个ADC输出值——2位16进制数，存入内部存储器，存储器最大可以存放48个值，采用先入先出原

5、则更新。这48个值也可以被GPROC通过MCAP总线读取或设置。所谓LTA就是指将这48个值取平均输入到DAC。频率设置模式下，GCLK不再往存储器中存放新值，只是使用以前的旧值，存储器停止更新，这是与锁相状态的不同之处。④锁相闭环模式：此模式分为两个子状态，ⅰ.捕捉频率锁定状态：此状态是一个过渡状态，由硬件决定。ⅱ.频率锁定状态：此状态内GCLK已与E1/T1锁相，但需等待一段时间，以确定锁相稳定之后就进入锁相状态。GCLK-[4]PhaseLockLost★时钟同步的参数设定：GCLK要与E1/T1同步必须有合适的时钟提取端口，这些端口的优先级按以下原则确定：ⅰ.MMS是否为B-

6、Uⅱ.MMS的等级（在database中定义）ⅲ.在一定时间内MMS处于OOS状态的次数ⅳ.如果以上都相同，则轮流作为时钟源除了MMS口的等级外，在DATABASE中还有一些参数与GCLK有关：ⅰ.设置是否允许时钟同步chg_elephase_lock_gclk<*><*><0>:Disablephaselocking;<1>:Enablephaselocking;ⅱ.设置时钟同步端口切换时间chg_elewait_for_reselection1to255（缺省值为10）ⅲ.设置时钟同步端口

7、优先级modify_valuemms_priority<*>mms<*>0to255（0不提取时钟，255最高级别）ⅳ.设置LTA告警门限chg_elelta_alarm_range1to255（缺省值为7）ⅴ.GCLK尝试重新锁相（只有当GCLK前一次锁相失败时）reattempt_plⅵ