基于dsp的图像处理系统的应用研究论文

《基于dsp的图像处理系统的应用研究论文》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、基于DSP的图像处理系统的应用研究摘要本文介绍了一种基于FPGA+DSP结构的具有通用性、可扩充性的高速数字图像处理系统硬件平台。重点介绍了以高速数字信号处理器TMS320DM642和可编程逻辑器件XC2S300E为核心的图象处理系统的硬件实现方案以及通过DSP对FPGA芯片的动态配置来实现软件控制的设计思路。关键词：可编程逻辑器件；数宇信号处理器；数字图象处理；动态配置AbstractThispaperpresentsthehardwareplatformofahighspeeddigitalimageprocessingsystem．Thehardwaredesigni

2、sbasedontheTMS320DM642ofTexasInstrumentsCorporationandXC2S300EofXilinxcorporation．TheFPGAdynamicconfigurationisalsointroduced．Keywords：DSP；FPGA；digitalimageprocessor；dynamicconfiguration1、引言随着科学技术的快速发展，人们对信息的需求越来越大，对信息的处理速度也越来越快。实时数字图象处理系统要求必须具有处理大数据量的能力，以保证系统的实时陛，其次对系统的体积、功耗、稳定性等也有较严格的要求，

3、而数字图象处理处理理论与技术的飞速发展直接导致A/D、D/A、FPGA及DSP等电子集成产品的高速发展与更新，从而使许多复杂、高速的信号处理运算的实现成为可能。目前，数字图象处理技术已在通信、信息，电子、自动控制、航天及军事等领域中得到广泛应用。软件技术突破了以功能单一、可扩充性差的硬件为核心的设计局限性，强调以开放性，扩充性和软件编程硬件为通用平台，利用系统可升级、可重复配置来实现多功能的设计。动态配置技术为同一硬件平台上实现不同的功能需求、不同的工作模式提供了可能。本文介绍一种高速数字图象信号处理平台的实现方案，通过FPGA和DSP芯片来构造一个具有通用性、可扩充性、灵

4、活的多功能高速数字信号处理平台。该平台通过动态配置可以进行多模式工作，能够应用在无线接收、卫星接收、图象处理和信号分析等多个领域。2、信号处理系统的类型和本设计处理机构架根据数字图象信号处理系统在构成、处理能力以及计算问题到硬件结构映射方法的不同，将现代图象信号处理系统分为三大类：指令集结构(ISA)系统，硬连线结构系统、可重构系统(基本特征是系统中有一个或多个可重构器件。实时图象信号处理系统中，低层的信号预处理算法处理的数据量大，对处理速度的要求高，但运算结构相对比较简单，适于用FPGA进行硬件实现，这样能同时兼顾速度及灵活性。高层处理算法的特点是所处理的数据量较低层算法

5、少，但算法的控制结构复杂，适于用运算速度高，寻址方式灵活、邋信枧翎强大的DSP芯片来实现。深用DSP+FPGA结构最大的特点是结构比较灵活，有较强的通用性，适于模块化设计，从而能够提高算法效率；同时其开发周期较短，系统易于维护和扩展，适合予实时信号处理。3、硬件设计框图先本文要介绍的高速数字信号处理平台硬件框图，主要包括五个大的功能块：编解码电路、超大规模FPGA芯片，高速DSP芯片、程序与数据存储器，FPGA完成的接口模块。其中超大规模FPGA芯片和高速的DSP芯片是系统的核心，用来完成高速数字信号处理算法及控制逻辑。总体硬件框图如图。DM642内部结构的主要优势是：所有

6、指令的执行时间都是单周期，指令采用流水线，内部的数据、地址、指令及DMA总线分开，有较多的寄存器。这些特征使它有较高的处理速度。FPGA具有硬件的高速性，而DM642具有软件的灵活性，能够满足处理复杂算法的要求，同时，DM642的6个通信口和6个DMA通道使其能够在不被中断的情况下比较从容地应付与外界大量的数据交换。由超大规模FPGA芯片和高速的DSP芯片组成系统的核心，是为了发挥两者的优势。FPGA芯片与DSP芯片相比，由于其结构上的优势，FPGA芯片更适合完成并行处理、重复性强、速度要求高的数字信号处理运算；而DSP芯片更适合完成串行顺序处理。采用这种可重稳结构能满足系

7、统的灵活性，实时性要求。3．1芯片性能特性3.1.1高速DSP芯片在选用DSP芯片时，主要应考虑性能能否满足快速判读算法的要求，具体说就是要求选择那些指令周期短、数据吞吐率高、通信能力、指令集功能完备的处理器，同时也要兼顾功能和开发支持环境等因素。本设计采用TI公司的TMS320DM642芯片，主要特性如下：1)主频为1.1GHz，处理速度可达9000MIPS，采用超长指令结构(VLIW)，单指令字长32位。外部时钟40MHZ，内部时钟20MHZ，所有指令均单周期完成，处理器内部采用高度并行机制，同进行多达11项各