eda技术与应用课件-5-fpga开发流程简介与quartusii工具使用

《eda技术与应用课件-5-fpga开发流程简介与quartusii工具使用》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、EDA技术与应用前堂回顾•组合逻辑•PLD原理•商业PLD简介//目的：了解PLD原理，能更好的使用它第4章FPGA开发流程简介与QuartusII工具使用1.FPGA开发的基本流程2.QuartusII工具流程基本概念（综合、管脚分配）3.开发板介绍4.usb-blaster使用介绍5.实例演示（穿插）1.FPGA开发的基本流程要完成的工作是：设计思想将设计思想在FPGA中实现！设计输入1.仿真工具保证设计功能正确功能仿真2.综合工具将高层设计转换为特定FPGA芯片中Primitives（不译）的网表综合3.FPGA适配器对Primitives布局布线适配FPGA厂商自

2、带工具未必最好门级仿真优良的工具组合能提高设计效率配置器件工具选择•复杂的系统设计离不开工具的支持，工具的选择也很重要，选择器件时需要考虑•Altera：QuartusII+SOPC/Qsys+Nios/arm922T+DSPBuilder+SignalTapII•Xilinx：ISE/vivado+EDK+MicroBlaze/PowerPC405+Sysgen/AccelDSP+ChipScope•学习工具，多看其自带的帮助、教程、例子，大部分书籍是抄的软件自带帮助，抄错了呢？抄的不完整？•Quartus本地帮助文件位置：C:alteraxxquartusco

3、mmonhelp可通过菜单helptutorial观看视频教程helpindex查看在线帮助•Altera网站上在线教程、应用笔记、白皮书等•建议查阅三份文档：1.intro_to_quartus2_chinese.pdf入门级简介2.quartusii_handbook.pdf完整手册3.cyclone或cycloneII的器件手册cyc_c5v1.pdf或cyc2_cii5v1.pdf（实验中使用cyclone器件）•善于查阅资料！锻炼自学能力！2.基于Altera工具的典型的FPGA/CPLD开发流程对工具要求•最基本操作•设计输入RTL仿真综合synt

4、hesis、适配fitting(管脚分配)编程下载•暂不要求：时序分析、工具高级控制设计输入•采用Verilog文件作为设计输入综合synthesis、适配fitter•综合：将设计转换为FPGA的primitives网表•适配：将primitives网表安排在合适的位置实现•关注：外部管脚位置，需要设置管脚约束（即在综合适配前，指定管脚位置，由工具将管脚安排在指定位置上）•过程图解：4输入LUT可实现任意4输入组合逻辑x1x2yx1x2x3x4yx3LUTx1x2x3x4yx00001400000000110001100101001000011100110010010

5、1000010110101101101011000111101111100011000010011100111010110100101111011011000110011101011011xxxx111001234111001111011110xx12yyCOUTCOUTYBYBG4YG4YG3Look-UpSG3Look-UpSCarryDQCarryDQG2OG2OTable&Table&G1G1CKCKControlControlLogicECLogicECRRF5INF5INBYBYSRSRXBXBXXSSF4F4F3Look-UpCarryDQF3Look-Up

6、CarryDQF2TableOF2TableOF1&CK&CKF1ControlControlLogicECLogicECRRCINCINCLKCLKCECESLICESLICEI/OMultipliers18x18Multipliers18x18Multipliers18x18Multipliers18x18BlockBlockRAMsBlockRAMsBlockRAMsBlockRAMsConfigurableLogicBlockHDLdescriptionCircuitnetlistarchitectureMLU_DATAFLOWofMLUissignalA1:ST

7、D_LOGIC;signalB1:STD_LOGIC;signalY1:STD_LOGIC;signalMUX_0,MUX_1,MUX_2,MUX_3:STD_LOGIC;beginA1<=Awhen(NEG_A='0')elsenotA;B1<=Bwhen(NEG_B='0')elsenotB;Y<=Y1when(NEG_Y='0')elsenotY1;MUX_0<=A1andB1;MUX_1<=A1orB1;MUX_2<=A1xorB1;MUX_3<=A1xnorB1;with(L1&L0)selectY1<=MUX_0w